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一種用于PCIe多通道的De-skew電路設計

2022年電子技術應用第11期

王可揚，吉兵，屈凌翔

中國電子科技集團公司第五十八研究所，江蘇無錫214072

摘要： 在PCIe多通道數(shù)據(jù)傳輸過程中，當各通道數(shù)據(jù)到達時間不一致時，會引入相位偏移(Skew)問題。為了保證每條通道的接收端能夠同時且正確處理接收到的數(shù)據(jù)，需要對傳輸數(shù)據(jù)進行預處理。提出了一種De-skew邏輯電路，利用同步FIFO實現(xiàn)了多通道的De-skew，完成了相應的邏輯設計。并利用UVM以及VIP技術搭建了驗證平臺，測試結(jié)果驗證了設計的正確性和可行性。與其他常用解決方案對比表明，該邏輯設計具有全面性、優(yōu)越性和可復用性。

關鍵詞： PCIe De-skew 多通道 FIFO

中圖分類號： TN402
文獻標識碼： A
DOI：10.16157/j.issn.0258-7998.222775
中文引用格式： 王可揚，吉兵，屈凌翔. 一種用于PCIe多通道的De-skew電路設計[J].電子技術應用，2022，48(11)：63-66，73.
英文引用格式： Wang Keyang，Ji Bing，Qu Lingxiang. De-skew circuit design for PCIe multi-lane[J]. Application of Electronic Technique，2022，48(11)：63-66，73.

De-skew circuit design for PCIe multi-lane

Wang Keyang，Ji Bing，Qu Lingxiang

China Electronics Technology Group Corporation No.58 Research Institute，Wuxi 214072，China

Abstract： In the process of multi-lane data transmission in PCIe, when the arrival time of data in each lane is inconsistent, the issue of skew will be introduced. In order to ensure that the receiver of each lane can process the received data simultaneously and correctly, it is necessary to preprocess the transmitted data. This paper presents a De-skew logic circuit, which explains how to use synchronous FIFO to realize multi-lane De-skew and complete the corresponding logic design. UVM and VIP technology are used to build a verification platform, the test results verify the correctness and feasibility of the design.Compared with other common solutions, the logic design has comprehensiveness, advantages and reusability.

Key words : PCIe；De-skew；mult-lane；FIFO

0 引言

PCI-Express(Peripheral Component Interconnect Express，PCIe)作為第三代高性能通用I/O總線技術，可以視作是PCI總線的改進版本。它不單繼承了PCI的一些良好特性，實現(xiàn)了PCI總線協(xié)議全部軟件的向下兼容^[1-2]，同時，在總線結(jié)構(gòu)上進行了革命性的改變：一是從并行式變?yōu)榱舜惺剑遣捎昧它c對點的互連技術^[3]。此外，PCIe也支持如熱插拔、功耗管理、質(zhì)量服務等高級特性^[4]。

目前PCIe5.0可支持最快32 GT/s的傳輸速率，同時，不僅支持單通道數(shù)據(jù)傳輸，也可以支持2路、4路、甚至32路的多通道數(shù)據(jù)傳輸。然而，在PCIe進行多通道數(shù)據(jù)傳輸時，即使使用同樣的時鐘源從發(fā)送端進行數(shù)據(jù)發(fā)送，如果不在接收端進行處理，仍然無法保證所有通道的數(shù)據(jù)能夠同時抵達接收端^[5]。因此各個通道間就會存在時差，這是因為實際電路中存在數(shù)據(jù)的傳輸延時。導致延時的因素有：(1)各通道信號線的長度不同；(2)線路板在印刷時的阻抗存在差別；(3)由于數(shù)據(jù)的串化和解串引入延遲；(4)外部因素例如溫度的影響等^[6-7]。

因為各通道的延時來源不盡相同，必然會使得各通道上的延時也有所區(qū)別。這也給消除多通道數(shù)據(jù)傳輸?shù)难訒r誤差帶來了更大的設計壓力。圖1所示為以四通道為例的情況。

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作者信息：

王可揚，吉兵，屈凌翔

(中國電子科技集團公司第五十八研究所，江蘇無錫214072)

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