| 面向CBC模式的AES高速芯片設計與實現 | |
| 所屬分類：參考設計 | |
| 上傳者：aet | |
| 文檔大小：494 K | |
| 標簽： 高速 高速加密標準 分組密碼分組鏈接模式 | |
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| 文檔介紹：為以硬件方式高速實現AES密碼算法，縮短整個芯片的關鍵路徑，基于一種改進AES密碼算法，在算法級對電路實現進行優化，將AES密碼算法中字節代替變換與列混合變換進行合并，以查找表的方式實現這兩種變換的一步變換。在支持密鑰長度為128 bit、192 bit和256 bit AES算法的同時，支持分組密碼工作中的ECB，CBC模式，提高了分組密碼不同級別的安全性。在0.13 μm CMOS工藝下，用Verilog硬件描述語言進行綜合，仿真結果表明最高時鐘頻率可以達到781 MHz，在密鑰長度分別為128 bit、192 bit和256 bit時，最大數據吞吐率分別可以達到9.9 Gb/s、8.3 Gb/s和7.1 Gb/s，占用面積38.5 KGates。 | |
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