| SerDes鏈路協(xié)同仿真與無源鏈路優(yōu)化設計 | |
| 所屬分類：技術論文 | |
| 上傳者：wwei | |
| 文檔大小：5086 K | |
| 標簽： SerDes 無源鏈路分析 眼圖仿真 | |
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| 文檔介紹：隨著SerDes鏈路信號傳輸速率的提升，信道鏈路經(jīng)過芯片封裝和印刷電路板過孔、AC電容和連接器等，會導致信號完整性（Signal Integrity， SI）挑戰(zhàn)進一步增大。提出基于SerDes 32 Gbps-NRZ信道傳輸系統(tǒng)，優(yōu)化無源信道中的BGA過孔、AC耦合電容焊盤、FMC連接器（FPGA Mezzanine Card Connector）處Pin腳設計，提升了通道阻抗的一致性，建立了更為準確的無源鏈路通道模型，并結合芯片有源IBIS-AMI模型，對比分析優(yōu)化前后鏈路信道對眼圖的影響，保證了32 Gbps-NRZ高速信號的穩(wěn)定傳輸。 | |
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