| 基于Cadence 3D-IC平臺(tái)的2.5D封裝Interposer設(shè)計(jì) | |
| 所屬分類：技術(shù)論文 | |
| 上傳者：aetmagazine | |
| 文檔大小：1372 K | |
| 標(biāo)簽： 2.5D先進(jìn)封裝 硅中介層 高帶寬存儲(chǔ) | |
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| 文檔介紹：2.5D先進(jìn)封裝區(qū)別于普通2D封裝，主要在于多了一層Silicon Interposer(硅中介層)，它采用硅工藝，設(shè)計(jì)方法相比普通2D封裝更為復(fù)雜。而高帶寬存儲(chǔ)(High Bandwidth Memory，HBM)接口的互連又是Interposer設(shè)計(jì)中的主要挑戰(zhàn)，需要綜合考慮性能、可實(shí)現(xiàn)性等多種因素。介紹了基于Cadence 3D-IC平臺(tái)的Interposer設(shè)計(jì)方法，并結(jié)合HBM接口的自動(dòng)布線腳本可以快速實(shí)現(xiàn)Interposer設(shè)計(jì)；同時(shí)通過仿真分析確定了基于格芯65 nm三層金屬硅工藝的HBM2e 3.2 Gb/s互連設(shè)計(jì)規(guī)則，權(quán)衡了性能和可實(shí)現(xiàn)性，又兼具成本優(yōu)勢。 | |
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