| HDLC數(shù)據(jù)幀并行搜幀解封裝模塊的設(shè)計與驗證 | |
| 所屬分類：技術(shù)論文 | |
| 上傳者：aetmagazine | |
| 文檔大小：526 K | |
| 標(biāo)簽： HDLC協(xié)議 搜幀解封裝 System Verilog | |
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| 文檔介紹：HDLC信號鏈路是國際標(biāo)準(zhǔn)化組織(ISO)制定的高級數(shù)據(jù)鏈路的控制規(guī)程(High Level Data Link Control，HDLC)。遵循HDLC標(biāo)準(zhǔn)數(shù)據(jù)鏈路層規(guī)范，采用硬件描述語言Verilog HDL實現(xiàn)了一種基于并行結(jié)構(gòu)的HDLC搜幀解封裝電路，并采用System Verilog技術(shù)搭建驗證平臺，隨機生成HDLC數(shù)據(jù)幀來驗證設(shè)計正確性。使用Modelsim軟件仿真波形，在仿真過程中，對于凈荷區(qū)數(shù)據(jù)長度為10個字節(jié)的HDLC數(shù)據(jù)幀，解碼器電路工作完成需要16個時鐘周期，兼顧了處理速度和靈活性。使用QuartusII軟件綜合，在Altera CycloneV器件上，電路使用了8塊自適應(yīng)邏輯模塊ALM，24個寄存器，35個引腳。 | |
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