| 基于遺傳算法的組合邏輯電路設(shè)計(jì)的FPGA實(shí)現(xiàn) | |
| 所屬分類：技術(shù)論文 | |
| 上傳者：serena | |
| 標(biāo)簽： 組合邏輯電路 FPGA | |
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| 文檔介紹： 基于遺傳算法的組合邏輯電路的自動(dòng)設(shè)計(jì)，依據(jù)給出的真值表，利用遺傳算法自動(dòng)生成符合要求的組合邏輯電路。由于遺傳算法本身固有的并行性，采用軟件實(shí)現(xiàn)的方法在速度上往往受到本質(zhì)是串行計(jì)算的計(jì)算機(jī)制約，因此采用硬件化設(shè)計(jì)具有重要的意義。為了證明基于FPGA的遺傳算法的高效性，設(shè)計(jì)了遺傳算法的各個(gè)模塊，實(shí)現(xiàn)了基于FPGA的遺傳算法。 | |
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