引言
    超聲波流量計是隨著IC技術迅速發展而開始得到實際應用的一種非接觸式儀表。它是一種利用聲學原理工作的新型流量測量儀表。與傳統流量計(如孔板、渦輪流量計等)相比，它具有測量準確度幾乎不受介質溫度、壓力影響等優點，尤其是在大管徑流量測量方面，其優越性更加明顯，因此得到了越來越廣泛的應用。
    近年來，隨著Altera公司32位軟核CPU NiosII的推出，基于FPGA的SOPC(System On a Programmable Chip)技術發展越來越快。SOPC是可編程系統，具有靈活的設計方式，并且可裁剪，可擴充，可升級，同時具備軟硬件在線系統可編程的功能。SOPC兼具PLD和FPGA的優點，它的特點包括：至少包含一個嵌入式處理器內核；具有小容量片內高速RAM資源；有足夠的片上可編程邏輯資源；有處理器調試接口和FPGA編程接口；可能包含部分可編程模擬電路；單芯片，低功耗，微封裝。正是基于這些優點，基于NiosII的SOPC得到了越來越廣泛的應用。
    本文就是基于超聲波以及SOPC這兩項技術來設計便攜式的超聲波流量計，充分發揮這兩項技術的優點，實現對液體、氣體的高精度測量。

1 工作原理及系統組成
    本系統利用時差法進行流速測量：安裝于被測容器頂部的收發一體的超聲波換能器(A或B)通過空氣向被測物體發射一束超聲波，該聲波經被測物體反射后，回波被換能器(B或A)接收并被轉換為電信號。原理圖如圖1所示。

    這樣，在已知安裝角度θ和管徑D的條件下，測量A到B的傳播時間tAB以及從B到A的傳播時間tBA，通過計算可得
   
    這種算法只需測出tAB與tBA就可以得到流速V，而通過對流速進行積分運算就可以進一步算得流量，這就是時差法測量流速的基本原理。
    整個便攜式超聲波流量計系統組成如圖2所示。系統由脈沖發射電路、回波接收電路、信號處理電路和CPU控制電路組成。脈沖發射電路是輸出一定超聲波頻率的脈沖激勵信號經功率放大和升壓后驅動超聲波換能器發射超聲波；回波接收電路即是接收回波信號；信號處理電路用于對回波信號進行放大、帶通濾波、自動增益控制、電壓比較等處理；CPU控制電路控制發射信號、控制模擬開關、捕獲計時、數據處理及與外部設備通信。

2 模擬電路部分設計
2．1 超聲波前端驅動電路
    如圖2所示，超聲波換能器驅動電路產生一個具有特定頻率、脈沖寬度和輸出功率的電脈沖去激勵超聲波換能器，進而產生超聲波向外發射。對于超聲波換能器，超聲波換能器驅動電路提供的功率越大，超聲波換能器將電能轉換為聲能的效果越好，所以超聲波換能器驅動電壓應該越大越好，但需要注意驅動電壓壓值不能超過換能器壓降極限。本系統應用晶體管組成推挽式電路結合場效應管電路來實現功率放大。

    系統超聲波換能器驅動信號是由微處理器產生的，微處理器產生一個200 kHz的矩形脈沖信號，經光耦隔離后進入功率放大電路。根據換能器的特點，該矩形脈沖信號占空比為2％。超聲波換能器激勵信號如圖3所示。

2．2 超聲波信號處理電路
    超聲發射換能器發射的超聲波信號，經過管壁和流體，衰減比較大，因此超聲波接收換能器接收的信號比較微弱，通常只為幾十mV數量級，這時放大器的噪聲對測量精度的影響也比較大。同時，由于超聲波流量計中使用的超聲波頻率較高，所以要求運算放大的增益帶寬積足夠高，因此該級電路采用低噪聲高速運算放大器。本系統中選用MAX410作為放大器。
    在超聲波流量計工作的過程中，由于振動、流動及工業現場的管道噪聲和變頻設備的電噪聲等電子干擾，會引起周期性的噪聲信號出現，并導致在相關圖上出現周期性波峰。當其疊加到流動噪聲的相關曲線上，會使真實的渡越時間對應的波峰不明顯，甚至被其他的波峰掩蓋，無法得到正確的測量結果。通過低噪聲高速運算放大器對信號進行放大后還需要對信號進行濾波。本系統中的濾波電路為帶通濾波。系統中換能器發射接收的超聲波中心頻率為200 kHz，所以需要設計一個中心頻率為200 kHz的帶通濾波器，它可以使200 kHz的超聲波信號順利地通過，而阻止或衰減非200 kHz的超聲波信號及其他干擾信號。
    另外，超聲波信號在管道中傳輸時，由于各個聲道長度不同，傳感器特性存在差異，氣體介質不同以及測量時氣體流速的變化，導致每次測量時傳感器接收信號的幅度也不同。為了后端進行高精度的計時，需要自動增益控制對接收信號的大小進行調節，使接收信號有一個穩定的幅度，從而滿足系統測量高精度的要求。

3 數字電路設計部分
3．1 概述
    本系統數字電路設計部分的核心是FPGA。在本系統中FPGA主要實現兩部分功能：一是實現高精度計時，為準確測量流速提供保證；二是通過構建軟核CPUNioslI來實現對整個系統的控制。本系統選用Altera公司Cyclone II系列的EP2C8Q208C8N芯片。
    關于計時這里不再贅述，主要就是通過MEGA WIZARD調用PLL模塊實現倍頻到200 MHz然后供給計數器模塊來計數，計數結果通過移位寄存器來上傳給CPU，再通過CPU處理后傳給上位機。
    NiosII是32位RISC嵌入式處理器，它是Altera公司的第二代FPGA嵌入式處理器，其性能超過200DMIPS，在Altera FPGA中實現僅需35美分。特別是，NioslI系列支持使用專用指令。專用指令是用戶增加的硬件模塊，它增加了算術邏輯單元(ALU)。用戶能為系統中使用的每個NiosII處理器創建多達256個專用指令，這使得設計者能夠細致地調整系統硬件以滿足性能目標。NiosII系列支持60多個外設選項，開發者能夠選擇合適的外設，獲得最合適的處理器、外設和接口組合，而不必支付根本不使用的硅片功能?；谄淝度胧降奶攸c以及其成本，NiosII特別適用于便攜式儀表方面的應用。
3．2 SOPC的硬件構建
    通過Quartus中的SOPC Builder來構建SOPC系統。首先要添加一個CPU。為了節省片上資源，選用經濟型的CPU，外部晶振是50 MHz。程序運行內存直接選用0n-Chip Memory，因為EP2C8Q208C8N片上的RAM空間大概有20 KB左右，通過優化，片上內存完全能夠滿足程序的需要，這樣就不必添加外接的SDRAM芯片，減少了PCB板的面積，大大降低了成本。代碼優化方法是通過NioslI IDE里面的System Library Proper-ties來設置：依次選中Program Never Exit，Small C Library，Reduced Device Drivers，Lightweight Device Drivers API，取消選中
Support C++并設定Optimize Size為-0s級，這樣就可以有效的縮減程序代碼。
    另外，為了向上位機傳遞測試數據，需要添加UART。這里添加的UART只是一個協議，與上位機實現通信，還需要在外圍添加電平轉換芯片MAX232以實現與上位機的正常通信。
    為保證系統正常運行，添加內部定時器實現看門狗功能，另外需要添加的就是一些PIO接口。能夠產生中斷的PIO口注意要分給一定的中斷號。CPU的Reset Vectot。地址和Exception Vector地址都設為On-Chip Memory，并讓系統自動分配基地址以及中斷。點擊Generate生成整個SOPC，圖4即為整個SOPC的構成圖。

3．3 用Niosll IDE編寫整個系統的控制程序
    NiosII IDE(Integrated Development Environment，集成開發環境)提供了完整的C／C++軟件開發套件，包括編輯器、項目管理器和構建工具、調試器和兼容CFI(Common Flash Interface)的Flash編程器。調試器連接多種目標系統，包括FPGA硬件(通過JTAG電纜)、NioslI指令集仿真器和Modelsim-Altera軟件，因而能夠提供最靈活的調試方案。
    為了方便用戶編程，NiosII為用戶提供了設備驅動程序，也就是硬件驅動層數據庫HAL。軟件編寫人員只要利用HAL提供的各種函數就能編寫應用程序，從而方便地與底層硬件進行通信，而無需關心底層硬件的實現細節。HAL系統庫可在IDE創建一個新工程時，由系統自動生成。
    NioslI IDE完全支持C／C++，本系統采用的編程語言是標準C。添加必要的頭文件，編寫各個中斷服務程序以及子程序，就可以實現整個超聲波流量計的控制。
    仿真NiosII設計包括3種方式：“NiosII IDE Debugger+Signal Tap II+物理板”的軟硬件聯調方式，“NiosII IDE Debugger+指令集仿真器ISS”的軟件調試方式(ISS可對部分組件建模)，使用Modelsim-Altera進行的RTL級的功能仿真方式(可以調試處理器及其外設之間的交互情況)。Debug的方式可以通過IDE里面的RunDebug As進行選擇。NiosII IDE也可以進行設置斷點，單步調試，觀察變量，內存以及表達式的值等操作，在此不一一贅述。Debug之后還需要建立工程，若整個系統無錯，可以生成一個ELF文件，只有完整建立起來的系統才可以下載到FPGA的板上運行。具體實現方式是通過NiosII IDE里面的Project-Build Project來建立工程，結果會提示程序代碼總共占用了多少代碼，剩余多少的RAM空間，以及錯誤和警告提示。根據錯誤警告提示修改代碼，直至無錯完整地建立工程，這樣NiosIIIDE里面的工作就全部完成了。通過FPGA下載線將程序下載到FPGA板上，整個系統就可以完整地運行。

4 實驗結果及分析
    將程序正確下載到FPGA板上，硬件正確連接，接上超聲波探頭，進行實驗。實驗結果表明，本系統可以準確地實現對整個系統的控制，經過信號處理的超聲波信號清晰穩定，實驗結果能夠滿足系統的精度要求，效果良好。圖5即為實驗現場接收到的超聲波信號。圖6為比較電壓的信號圖。

    圖5中下方是經過濾波之后的超聲波的發射和接收信號。可以看到信號清晰穩定。上方的信號是經過自動增益控制之后的超聲波回波信號，通過自動增益控制之后的接收信號可以穩定在一定的幅度之內，保證了系統對高精度計時的要求。
     圖6中下方也是濾波之后的超聲波發射和接收信號。上方的信號為電壓比較器所產生的計時停止信號。當通過自動增益控制之后的接收信號達到電壓比較器的參考電壓時，電壓比較器便會產生一個計時停止信號，并發送給FPGA，這樣計時停止，便準確地測量了超聲波的傳播
時間。
    實驗結果表明，本系統可以準確地實現對整個系統的控制，經過信號處理的超聲波信號清晰穩定，實驗結果能夠滿足系統的精度要求，效果良好。