我們必須認識到，DAC 不過是電路設計眾多“鏈路”當中的一條。任何電路板的“鏈條”是否強健取決于每條鏈路是否強健，因此本文將著重介紹DAC 電路強健的設計實踐方法。我們首先會討論系統架構及如何根據關鍵特性選擇 DAC。然后將介紹一些設計方針，包括如何使用參考電壓和輸出調節。本文最后將介紹噪聲抵御技術和 PCB 布局的最佳范例。
架構與DAC選擇
建造房屋外墻前，必須先打好地基。對電子工程師而言，這個地基就是電路架構。在軍事、航空及其它應用中，都是以高水平的系統規格為標準來創建架構的。即使簡單應用沒有系統規格，每個設計師如能了解 DAC 在系統架構中的運作方式，也會受益匪淺。了解架構的一種簡單方法就是繪制架構的框圖。參看圖 1，它是一幅說明了如何設計手持式音頻播放器的簡單框圖。
（圖 1 – 架構框圖）
如圖所示，微控制器會控制并將數據發送至 DAC。DAC 則會根據輸入數據代碼將模擬電壓輸出至音頻放大器，以調整音量/增益。然后，音頻放大器將以 DAC的增益設置來驅動擴音器。從這幅簡單的框圖中可以看出，DAC 需要具備以下特征：
- I2C 接口
- 轉換速率很快，足以支持 20Hz-20KHz 的音頻范圍
- 5V電源電壓軌
- 符合各電池源的電源效率
確定關鍵要求后，設計師就可以開始選擇合適的 DAC。選擇 DAC 時，設計師應查閱多個廠商的數據表，并用熒光筆標記出符合上述要求的所有關鍵特性。DAC 特性包含在數據表的電氣特性表格中，并按如靜態性能、輸出特性、電源要求和動態特性等類別分類顯示。本鏈接給出了典型的 DAC 數據表 (http://www.national.com/ds/DA/DAC121S101.pdf)示意。接下來我們將了解典型應用中使用的某些重要參數。
接口
在許多應用中，微控制器、FPGA/CPLD 或其它處理器產生輸入數據代碼。且更為重要的是，設計團隊通常會先選擇處理器或微控制器，再選擇電路板上的其它組件。這可能是由現有軟件代碼、開發工具甚至是軟件/硬件團隊的經驗所決定的。因此，雖然第一篇文章中討論的 DAC基本 參數很重要，但接口往往才是其最關鍵的指標。圖 2 中給出了需要考慮的四種常見 DAC 接口。
（圖 2 – 接口比較）
并行接口使用分離的導線傳輸每個信號位，并包含用于傳輸控制和時鐘信號的額外導線。這種接口很容易在 IC 上實現，但需要大量布線和引腳。并行接口的速度取決于每個特定的DAC，但通常可支持非常高的數據速率。內置集成芯片 (I2C) 串行總線由 Philips (NXP) 發明，它是微控制器中最常用的串行總線，I2C 在標準模式下支持 100kbps 的數據速率，但在大多數微控制器中，均可支持高達 1Mbps 的數據速率。串行外設接口 (SPI) 總線是 Motorola 開發的同步串行標準，也可用于多種微控制器， 它可支持高達 400Mbps 的數據速率，一般情況下則支持 1Mbps 的典型數據速率。SPI 標準的缺點之一是它不像 I2C 那樣被嚴格規范，因此可能會導致具有 SPI 接口的設備間不完全兼容。Microwire 是美國國家半導體在 20 世紀80 年代早期開發的串行接口，它被認為是 SPI 的前身和子集。
分辨率
與 ADC 一樣，DAC 分辨率也是以位數來指定的。分辨率和 DAC 參考一起決定輸出信號的粒度。校準等應用可能需要 16 位以上的分辨率，而用于電壓偏移調整的電路則只需要 10 位 DAC。如第一篇文章中所論述，輸出信號的表示在很大程度上將取決于分辨率。DAC 適用的分辨率為 8 到 24 位，設計師需要預估真正所需的粒度，因為當分辨率越高，DAC 的成本就會相應地大幅增加。
建立時間
建立時間是指從輸入代碼發生變化開始到產生 DAC 輸出信號并保持在最終值的指定公差范圍內的時間。不同芯片廠商規定的建立時間特性會有所差異，因此必須注意每個數據表所適用的測試條件。對于使用直流電或較低頻率信號（例如音頻）的應用，建立時間通常不是考慮的關鍵要素。但如果 DAC為 測試測量系統提供快速移動的波形，則建立時間將是最關鍵的考慮因素。任何設計師均應妥善計劃最長建立時間與輸出端所需信號時間之間的時間裕度。請切記，規格參數只針對特定的測試條件，而您的應用環境可能有所不同！實際上，DAC 設計的各個環節均需合理的設計裕度。
積分非線性 (INL) 和微分非線性 (DNL)
線 性 DAC 相當于一面完美的“鏡子”，可以準確反映輸入內容。DAC 的非線性分為兩個方面 INL 和 DNL。INL 用于通過輸入/輸出傳輸函數來度量每個輸入代碼與直線之間的偏差。DNL 用于度量與 1 個最低有效位 (LSB) 的理想梯度之間的最大偏差。圖 3 顯示非線性度對 DAC 輸出的影響。
（圖 3 – 線性度）
如果設想符合傳輸函數的正弦波形由水平軸方向傳出，則輸出波形應完全相同。但由于存在 INL/DNL，正弦信號將會失真，這意味著 DAC 輸出信號不能精確表示輸入代碼。在校準系統或 測試測量系統等需要高精度的應用中，這些特性尤為重要。但在其它如 LCD 背光中的可調簡單直流梯度電壓應用中，線性度則不是關鍵問題。
封裝與功率
封裝是個重要問題，它會限制選擇范圍。例如，如果裝配線不支持小型球柵陣列 (BGA)，就不能選擇沒有替代封裝的那些 DAC。封裝在電路的熱特征方面同樣發揮重要作用，每個IC廠商都應指定封裝的典型 的結到環境的熱阻 (θJ-A)值。參照最高結溫及預期功耗，θJ-A值可用于預估電路板的熱特征。DAC 功耗在現代設計中非常重要，特別是在電池或便攜式應用中。低功率 DAC 可改善電路板的整體熱特征并降低散熱器需求。對于低功耗應用，設計師應選擇每通道典型功耗低于 2mW-3 mW 的 DAC。而大部分新的 DAC 均具有待機模式，可使功耗低于 1uW，這可以作為選擇 DAC 時的重要因素。
設計指導方針
選擇 DAC 后的第一步應全面查閱數據表，數據表應包含完整的功能描述、引腳描述、應用范圍以及可用作電路最初原型的參考框圖。此外，DAC 網頁上還可能提供現有的參考設計和評估板。有了這些資源，特別是評估板在公開發布前一般已經過良好測試，您就可以輕松優化應用中所選用的組件。
參考與電源
參考與電源使用同一引腳的 DAC 需要非常穩定的源電源。在理想狀況下，參考/電源的精確度將低于 1%，但在許多情況下，DAC 需要更精確的參考值。在這種情況下，要找到具有足夠的電流輸出和較高精度的電源將是富有挑戰性的工作。而幸運的是，許多新型低功耗 DAC 可在低于 50mA 的電流下工作，因而削弱了這個限制。圖 4 中顯示的是與低功耗DAC 搭配使用的電壓參考范例。對于具有獨立電源和參考線路的 DAC，應遵循相同的數據表要求。分離功能雖然提高了電源選擇的靈活性，但卻增加了實施的復雜性。
（圖 4 – 電壓參考和 DAC）
DAC 輸出調整
雖然我們可以將 DAC 的輸出直接連至負載，但在大部分情況下，需要對信號進行額外的緩沖或調整，可以通過設置為電壓輸出器（緩沖器）的同相運算放大器來實現調整的目的，在必要時也可使用具有增益的放大器。圖 5 顯示了調整輸出信號及提高增益的兩種方式。運算放大器是可以與電壓和電流輸出 DAC 搭配使用的靈活零件，可以與其它許多零件一起用于 DAC 和 ADC 電路信號調整。運算放大器在 DAC 電路中的使用，僅受創造性和應用限制的制約。對于這個被廣泛應用的零件，市面上有很多優秀的運算放大器教材可供學習。使用緩沖器時，設計師應確保運算放大器電路對誤差的影響小于 DAC 的 1/2 LSB ，即 在合理性及適當的成本范圍內，誤差越小越好。為 DAC 選擇相應的運算放大器時，還應考慮其它方面如運算放大器的帶寬、電壓軌以及電壓軌到軌輸入和輸出 (RRIO) 性能等。
（圖 5 – 緩沖 DAC 輸出）
抵御噪聲
噪聲可通過多種方式在系統中傳播：傳導（布線、連接）、近場磁感應（變壓器、電感器）、電場（電容器）和遠場電磁感應（無線電、天線）。對于 DAC 設計而言，傳導模式是在令電路板上產生噪聲的主要原因。由 Henry Ott 撰寫的《Noise Reduction Techniques》是電路設計師的最佳參考資料之一，其中包含減少噪聲的一些機制和眾多技術。
布線 – 傳導噪聲
設計師必須認識到任何信號都是電流，它始于一個能量源形式，并且必須返回相同的源并將恢復為能量形式。圖 6 給出了布線框圖，從中可以看出，它不只是自身還有一定阻抗的導線，布線總阻抗須視為阻抗(RE)的總和，包括自感 (LE) 和電容 (CE)。
（圖 6 – 實際布線）
對于超過幾千赫茲的信號頻率，自感 (LE) 成為產生噪聲的關鍵原因。因此，即使不考慮 EMI，盡量縮短所有環路電流路徑也將令所有電路受益，即降低整體電感值從而減少噪聲。在 DAC 電路中，在輸入端可能有高速數字信號。高速數字電流應通過較短的獨立的回流路徑返回其原始端，以消除傳導的接地噪 聲。
接地
接地的最佳定義可以是電流回到源極的非常低的阻抗路徑。它就是圖 6 中所示的信號返回路徑（虛線）。PCB 上的專用接地層也是對接地的一種定義。但是，在使用 DAC 等混合信號零件時，單個接地層可能會允許數字電路中的噪聲通過接地層耦合到模擬信號返回路徑中。防止發生這種現象的其中一項技術就是將接地層分為數字和模擬區域，然后使用較細的走線將其連接起來。這會使整個地面保持相等電位，同時也防止數字接地電流進入模擬端。另一種選擇是使用兩個內部層 – 一層專用于模擬接地，另一層專用于數字接地，并通過 VIA 將二者相連。從各方面綜合考慮，這是一個較好的解決方案，但它確實會增加電路板的成本。
電源旁路
DAC 輸入電源引腳上的旁路電容器可降低噪聲，這在使用開關電源時顯得尤為重要。設計師應提前對不同電容值的電容器評估，以過濾掉電路上預期會出現的諧波噪聲范圍。有兩種方式可旁路電源：電壓軌至接地（傳統）和電壓軌至電壓軌（僅限雙極 DAC）。對于電壓軌至接地旁路，設計師應將多個電容器（電容值在 0.01uF 至 0.1uF間）放在盡量靠近 DAC 電源引腳的位置。電壓軌至電壓軌方案則在兩個供電軌上跨接一個電容器，這樣可減少電容器數量，但由于需要更高的額定電壓，因此需要更大的封裝。除了旁路外，也可在電源走線上增加鐵氧體磁珠，以進一步最小化瞬態電源電流。
PCB 設計建議
在有如此豐富的高質量參考資料的背景下，為何還提醒讀者關注 PCB 布局建議？首先，不合理的 PCB 布局會使整個電路的信號完整性降級，并導致振鈴、振動、過沖/下沖峰值和接地反彈等問題。其次，良好的 PCB 布局設計將提高 DAC 電路性能，并縮短整體設計時間。要遵循的一些關鍵性建議包括：
· 使用具有內部接地層、數字和模擬電源層的多層電路板。這樣整個電路中的環路電流就會非常小。如有必要，請對模擬和數字返回路徑分別接地。
· 使用阻抗可控的走線設計 PCB。走線的任何變化（例如寬度、殘端、拐角和分叉）都會導致不匹配的阻抗并導致信號失真。
· 考慮在高速數字信號走線上增加小型電阻器（10?-20 ?）的位置，以減緩上升時間。如果預期會出現接地反彈等問題，這將是一種很有用的技術。
· 確保具有快速邊緣的數字信號不會從模擬電路下經過，并避免將那些走線放在模擬分離接地層上。
· 使時鐘及數據線路與模擬線路分開，并盡可能縮短距離（例如放置在組件端）。
· 如果模擬和數字走線必須經過 PCB 上的同一位置（因電路密度所限），請使用“保護線”來防止噪聲耦合。
DAC 電路設計是件極富挑戰的事，正如 DAC 是大型電路的組成部分，電子設計工程師也是大型團隊的組成之一，團隊成員之間需要進行良好的協作。因為良好協作始終是團隊成功的重要因素。關于這一點，最后的文章將介紹DAC發揮了重要作用的兩種主要應用。