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FPGA教學——FPGA時序約束理論之偽路徑

2022-08-10
來源:FPGA設計論壇
關鍵詞: FPGA 偽路徑
  1. 什么是偽路徑

  偽路徑指的是該路徑存在,但該路徑的電路功能不會發生或者無須時序約束。如果路徑上的電路不會發生,那Vivado綜合后會自動優化掉,因此我們無需考慮這種情況。


  2. 為什么要創建偽路徑?

  創建偽路徑可以減少工具運行優化時間,增強實現結果,避免在不需要進行時序約束的地方花較多時間而忽略了真正需要進行優化的地方。


  3. 偽路徑一般應用于:

  跨異步時鐘域

  一上電就被寫入數據的寄存器

  異步復位或測試邏輯

  異步雙端口RAM


  4.偽路徑的約束

  set_false_path [-setup] [-hold] [-from <node_list>] [-to <node_list>] [-through <node_list>]


  -from的節點應是有效的起始點.有效的起始點包含時鐘對象,時序單元的clock引腳,或者input(or inout)原語;


  -to的節點應包含有效的終結點.一個有效的終結點包含時鐘對象,output(or inout)原語端口,或者時序功能單元的數據輸入端口;


  -through的節點應包括引腳,端口,或線網.當單獨使用-through時,應注意所有路徑中包含-through節點的路徑都將被時序分析工具所忽略


  需要注意的是,-through是有先后順序的,下面的兩個約束是不同的約束:


  set_false_path -through cell1/pin1 -through cell2/pin2

  set_false_path -through cell2/pin2 -through cell1/pin1

  因為它們經過的先后順序不同,偽路徑的約束是單向的,并非雙向的,若兩個時鐘域相互之間都有數據傳輸,則應采用如下約束:


  set_false_path -from [get_clocks clk1] -to [get_clocks clk2]

  set_false_path -from [get_clocks clk2] -to [get_clocks clk1]


  也可以直接采用如下的方式,與上述兩行約束等效

  set_clock_groups -async -group [get_clocks clk1] -to [get_clocks clk2]


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