還剩三天，被半導體產業奉為圭臬的“摩爾定律”就將邁入第57個年頭，同時，它也將進入“將死”的又一年。自1965年，摩爾定律首次被提出來以后，全球芯片技術基本都是在這原理下運行，它見證了人類信息技術前進的腳步。
回顧過去，從本世紀初開始，就不斷有業界大佬預測摩爾定律“將死”。2004年國際半導體技術發展路線圖（ITRS）修訂版就預測，摩爾定律這種線性發展可能繼續保持10-15年。
2013年，美國國防部先進研究項目局認為，2020年、7納米將是芯片的最后制程節點。其微系統技術辦公室主管羅伯特-克羅韋爾表示，預計芯片產業會花大工夫推進5納米制程，這會將摩爾定律最初的終結時間推遲到2022年。2015年，博通首席技術官Henry Samueli表示：“摩爾定律已經頭發花白，步履蹣跚了。它還沒死，但是時候退休了。”
在“摩爾定律將死”的無形之劍下，全球半導體產業經歷了一年又一年，到如今芯片制程節點已經沖刺3nm。而全球研究人員也“頭頂懸劍”，不斷地開拓新材料、新晶體管、新設備等領域，以此來迎接未來芯片的挑戰。
二維材料有望變革傳統集成電路架構
眾所周知，晶圓的原始材料是硅，硅作為一種半導體可以通過引入少量雜質的方法，調節為良好的導體或者絕緣體。然而，隨著近年來集成電路的制程進入5nm以下，晶體管的尺寸不斷縮小逼近其物理極限，傳統的硅基材料越來越難以支撐集成電路性能的進一步發展。
二維材料是一種從2004年發展起來的新材料，以過渡金屬硫族化合物（TMDC）為代表，包括通式為MX2的過渡金屬二鹵化物（TMD），其中M為過渡金屬（例如，Mo或W），X為硫族元素（例如S、Se或Te）。這種材料具有極限厚度、高遷移率和后端異質集成等特點，將有望變革傳統集成電路的架構，受到了學術界和工業界的關注。
目前，英特爾、三星、臺積電等處于芯片技術前沿的大廠們都已布局這個領域。為了應對未來芯片危機，歐洲也致力于石墨烯等二維材料研發。此外，我國北京大學、南京大學等也在這個領域取得了技術突破。
英特爾-- MoS2解決傳統硅芯片的物理限制
近日，在2021 IEEE國際電子器件會議（IEDM）上，英特爾公布了突破摩爾定律的三種新技術，這些技術的目標是在2025年之后還能使芯片技術繼續發展，而其中就提及了二維材料。
據了解，英特爾提出用一種叫做TMD（過渡金屬硫化物）的二維材料代替硅成為電流通道，特點是在通道下面，有一層非常薄的，單層的二硫化物原子層，可以作為更短的通道。
英特爾制造、供應鏈和營運集團副總裁、戰略規劃部聯席總經理盧東暉指出，“硅的問題是無法繼續往下縮，再往下縮會出現很多量子效應，但二維材料有自己本身的特質，所以可以做得非常小。”英特爾在材料上最大的突破是用兩種不同的金屬去做金屬接觸，NMOS用的是銻，PMOS用的是釕，這樣能讓電容更小。
英特爾表示將單層二硫化鉬MoS?應用于硅芯片連接層可以使得間距從15nm縮小至5nm，解決傳統硅芯片的物理限制。
臺積電--- MoS2結合鉍實現極低接觸電阻
而臺積電則是聯手臺灣大學、美國麻省理工學院發現了二維材料結合半金屬鉍可以實現極低的接觸電阻，接近量子極限，這一研究發現于今年5月發表于自然期刊。
據了解，受到高電阻與低電流的限制，石墨烯等二維材料一直無法取代硅基半導體。麻省理工團隊首先發現二硫化鉬（MoS2）與半金屬鉍結合可以有效降低電阻，提升電流的傳輸效率。臺積電技術研究部門隨后對鉍沉積制程進行了優化，最后臺大團隊利用氦離子束微影系統將元件通道成功縮小至納米級，才得出這一研究成果。
早在去年3月，臺積電就曾與臺灣交通大學聯合研制的最薄氮化硼二維絕緣材料，該材料厚度僅為0.7nm，可以用于1nm制程的突破。
三星--發現新材料“非晶態氮化硼”
去年7月，三星電子技術學院表示，他們與蔚山科技學院合作，成功發現了新材料“非晶氮化硼（a-BN）”。據介紹，研究小組不僅確保了世界上最低1.78的介電常數，而且還證明了該材料可以在400°C環境下，在半導體基板上大面積生成，從而朝著工藝創新邁出了一步。非晶氮化硼可應用于包括存儲器半導體（DRAM、NAND等）的半導體系統，并且有望用于要求高性能的服務器用內存半導體。
其實三星對二維材料的研究已進行了多年。2012年，三星使用石墨烯開發新的晶體管結構；2014年，三星解決了石墨烯半導體晶片上無法生成的限制，在晶片上形成了世界上第一層純石墨烯層，并開發了用于大規模生產的源技術；2017年：三星擺脫現有石墨烯的規則六邊形網格結構，碳原子以無規形式連接的石墨烯結構開發，大面積成功合成。
歐盟----致力二維材料研發
為了應對未來芯片危機，歐洲也致力于石墨烯等二維材料研發。早在2013年，歐盟就投資了10億歐元，以推動之后10年內的石墨烯技術發展。最近一年來，石墨烯材料的3條試驗生產線已經投入運行。
今年年初，歐盟“石墨烯旗艦計劃”的一項最新實驗，提出了一種將石墨烯和2D材料集成到半導體生產線的新方法，并發表在《自然·通訊》上。
圖片來源：nature
研究人員采用直徑100mm的銅箔作為化學氣相沉積（CVD）制單層石墨烯的生長基底、采用直徑為1cm的帶氧化層硅片（SiO2/Si）作為二硫化鉬的生長基底，并將這兩種材料轉移至直徑100mm的硅基底上，提升二維材料轉移成功率。
北京大學—實現2英寸單層單晶WS2的外延制備
11月15日，松山湖材料實驗室/北京大學劉開輝研究員、王恩哥院士團隊與合作者，在Nature Nanotechnology上發表了題為“Dual-coupling-guided epitaxial growth of wafer-scale single-crystal WS2 monolayer on vicinal a-plane sapphire”的研究論文，首次提出“雙耦合協同調控”的全新生長機理，成功在藍寶石襯底上實現了2英寸單層單晶二硫化鎢（WS2）制備。
圖片來源：松山湖材料實驗室
研究團隊經過深入探索，提出二維材料與絕緣襯底面內范德華耦合作用和臺階相互作用的“雙耦合協同調控”新機理，實現了2英寸單層單晶WS2的外延制備。“雙耦合協同調控”機理的關鍵物理思想在于：WS2和藍寶石襯底間的范德華相互作用將WS2晶疇的優勢取向限制為0°與180°；WS2和藍寶石臺階間的相互作用可以打破2個取向的能量簡并性，從而使WS2晶疇只保留1個優勢取向。
南京大學----實現2英寸MoS2單晶薄膜外延生長
南京大學電子科學與工程學院王欣然教授課題組通過改變藍寶石表面原子臺階的方向，人工構筑了原子尺度的“梯田”。利用“原子梯田”的定向誘導成核機制，實現了TMDC的定向生長。基于此原理，團隊在國際上首次實現了2英寸MoS2單晶薄膜的外延生長。
圖片來源：南京大學
得益于材料質量的提升，基于MoS2單晶制備的場效應晶體管遷移率高達102.6 cm2/Vs，電流密度達到450 μA/μm，是國際上報道的最高綜合性能之一。同時，該技術具有良好的普適性，適用于MoSe2等其他材料的單晶制備，該工作為TMDC在集成電路領域的應用奠定了材料基礎。
晶體管結構新變革
隨著工藝一步步演進，晶體管的尺寸也在一點點縮小，以便在給定的芯片面積內集成更多的電子元件，從而帶來更強的系統功能和更低的指數級成本。但如今，“摩爾定律”即將迎來其57“大壽”，芯片制程也邁入了后FinFET時代，可以塞進單個芯片的晶體管數量幾乎達到了極限。毋庸置疑，除了新材料外，晶體管結構也將迎來新變革。
GAA
在上述英特爾公布的突破摩爾定律三種新技術中，晶體管微縮面積的提升也是其中之一。據悉，英特爾將采用GAA RibbonFET（Gate-All-Around RibbonFET）技術，通過堆疊多個（CMOS）晶體管，實現高達30%至50%的邏輯微縮提升，單位面積的晶體管數量越多，半導體的性能也就越強大。RibbonFET是英特爾對于GAA晶體管的實現，也是公司自2011年率先推出FinFET以來的首個全新晶體管架構。
與FinFET的不同之處在于，GAA設計通道的四個面周圍有柵極，可減少漏電壓并改善對通道的控制，這是縮小工藝節點時的關鍵。三星此前也宣布將GAA用于3nm工藝，預計于2022年投產。此外，臺積電董事長劉德音也曾指出，在2nm之后，臺積電將轉向采用GAA的架構，提供比FinFET架構更多的靜電控制，改善芯片整體功耗。
VTFET
在2021 IEDM上，IBM和三星公布了一種在芯片上垂直堆疊晶體管的新設計，即VTFET。VTFET（垂直傳輸場效應晶體管）將晶體管垂直于硅晶圓，并引導電流垂直于硅片表面。這種新方法通過打破對晶體管柵極長度、間隔厚度（spacer thickness）和觸點尺寸的物理限制來解決縮放障礙，以便優化包括性能和功耗在內的各種參數。
根據IBM和三星的說法，這種設計有兩個優點。首先，它將使他們能夠繞過許多性能限制，使摩爾定律超越IBM目前的納米片技術。更重要的是，由于更大的電流流動，這種設計導致了更少的能量浪費。他們估計，VTFET將使處理器的速度比使用FinFET晶體管設計的芯片快一倍，或減少85%的功率。
待VTFET技術成熟，已宣布采用GAA技術的三星，未來是否會將VTFET用于先進制程，我們也拭目以待。
CasFET
CasFET是由普渡大學工程師推出的新型晶體管，具有垂直于晶體管傳輸方向的超晶格結構，它們的行為類似于量子級聯激光器，而不是傳統的 FET 器件，從而讓晶體管實現開關電壓更低、功耗更低、設計更密集，體積更小。
圖片來源：普渡大學
普渡大學電氣和計算機工程助理教授蒂爾曼·庫比斯（Tillmann Kubis）指出，“模擬量子級聯激光器通過外部電場轉換其傳輸性質，從相干/彈道傳輸到逐步和聲子輔助隧道傳輸。這種開關效應是我們添加到 FET 的”標準“場效應開關中的。
此外，他還補充道，”與最先進的晶體管相比，CasFET對柵極更敏感，這也適用于柵極全能 FET。所有這些晶體管都依賴于單一的開關機制。我們的有兩個。“目前原型 CasFET 設備還在設計中。
下一代EUV光刻機也要做好準備
提到未來芯片工藝制程，光刻機顯然是必不可缺的話題，可以說，制程突破在一定程度上受制于光刻機。光刻的本質其實是一個投影系統，光線被投射通過掩模版，成像在晶圓上，最終在晶圓上一層一層建立起復雜的晶體管。隨著光刻技術不斷朝著”更小“征程邁進，下一代光刻機也需要做好充足的準備。
High-NA EUV
為了避免 EUV 雙重圖案化，High-NA EUV成為了焦點，其可以實現更簡單的單圖案方法。光刻機巨頭ASML 將通過重新設計光刻系統內的光學器件，從目前的 0.33 NA 變為 0.55NA（即 NA 增加 67%）。0.55NA EUV 光刻有望最終實現 8nm 分辨率，對應于一次曝光中 16nm 間距的印刷線/間距。
根據ASML 的10月分享報告顯示，其最新的 EUV 光刻機可以在未來 10 年左右的時間內幫助制造商在硅基板上塞入越來越多的晶體管。根據ASML預測，在2030年，將會有集成3000億晶體管的芯片出現。
ASML報告指出，從 2023 年開始，ASML計劃交付第一批下一代 EUV 設備，該設備將從 0.33 NA 到 0.55 NA，使 EUV 數值孔徑 （NA） 高于當前機器的能力。而這可以讓芯片制造商開發出遠遠超過當前預期的 2 nm閾值的工藝節點，并且在對高級晶圓層使用單次曝光 EUV 工藝時還可以節省一些成本。
EUV 光刻膠
未來工藝節點向high NA光刻的過渡不僅需要來自ASML等系統供應商的工程創新，還需要對合適的光刻膠材料進行高級開發，不斷提高光刻膠的性能。
Lam Research 將使用化學氣相沉積工藝在金屬光刻膠上分層，而不是濕式光刻膠（wet photoresist ）技術。Lam Research 干式抗蝕劑技術的最大優勢之一是使用化學氣相沉積 （CVD） 工藝來沉積光刻膠，從而可以更精細地控制光刻膠的可變性和厚度。
東京電子發現了一種新的溶劑沖洗工藝，可以將生產線擴展到 ~24nm（12nm 臨界尺寸）。這個工藝或將允許濕抗蝕劑方法縮放到 24 nm。
TokyoElectron 和 JSR 聲稱他們有一種新的金屬氧化物抗蝕劑曝光后烘烤工藝，這將有助于提高光刻膠的靈敏度。
新掩膜類型
除了光刻膠外，High-NA EUV 還需要新的光掩模類型。為了減少不必要的圖案放置偏移產生的影響，EUV 掩模需要更薄的吸收劑。當前EUV 掩模中，鉭吸收劑的厚度為 60nm，雖然它可以做得更薄，但被限制在50nm，并不能解決掩膜效應。為此，業界正在開發幾種新的 EUV 掩模類型，例如 2D、無吸收體、高 k、非反射和 PSM。
在 SPIE Photomask/EUV 會議上的演講中，漢陽大學的研究人員描述了一種相移 EUV 掩模，它由基板上的釕和硅交替層組成。釕覆蓋層位于多層結構的頂部，然后是鉭-硼蝕刻停止層，以及作為相移材料的釕合金。
High k 掩模在研發中，業內正在探索鎳等其他材料替代鉭吸收劑。據了解，更薄的鎳吸收劑可以減輕掩模效應，但同時也很難使用。
此外，初創公司 Astrileux 也描述了一種使用釕材料的新型非反射 EUV 掩模。這家公司還表示，2D 掩膜等都在研發中。
寫在最后
技術或許有極限，但人類的智慧沒有極限。”摩爾定律“何時會死去，沒人會知道，但隨著研發人員不斷地探索，或許它將會被源源不斷地”續命“，未來芯片危機也或許會在某一天伴隨著某個新技術的誕生迎刃而解。
最后引用硅谷王川在《為什么摩爾定律一直沒死， 但人們還會繼續預測摩爾定律要死》中的一段話，”就是更多錢，更多人，更好的工具，更快的通訊，多個提高晶體管密度的解決方案齊頭并進，這些解決方案中冒頭的最佳方案，肯定會不斷超越以前的解決方案的效率。但是在那個贏家冒頭之前，我們很難提前預測哪個方案會勝出。“
