隨著功率器件往高性能、小體積、模塊化方向的發(fā)展，不僅需要好的熱性能，還要具備復(fù)雜的線路布局，以滿足更為復(fù)雜的功能。常規(guī)Leadfram搭配WB的封裝工藝受限于管腳數(shù)量問題，越來(lái)越不滿足高集成功率器件封裝要求。天芯互聯(lián)（SCI）和中科四合經(jīng)四年研發(fā)利用PLFO（Panel level Fan-out）的先進(jìn)封裝工藝，完成功率半導(dǎo)器件或集成模組的生產(chǎn)。符合功率器件往高性能、小體積、模塊化、集成化發(fā)展的需求。所謂PLFO工藝是線路板廠將Fan Out技術(shù)通過線路板加工工藝進(jìn)行衍生，Panel級(jí)的高效生產(chǎn)與芯片封裝結(jié)合的一種先進(jìn)封裝。

圖1 Fan out 工藝和PLFO工藝對(duì)比（Yole Development）

圖2  PLFO平臺(tái)的SiP 3D封裝

天芯互聯(lián)利用PLFO（Panel level Fan-out）技術(shù)，開發(fā)了一種新型的可擴(kuò)展的先進(jìn)功率器件封裝，該技術(shù)不采用傳統(tǒng)的WB、銅Clip焊接等工藝，而采用電鍍填銅進(jìn)行互聯(lián)，可以實(shí)現(xiàn)較低內(nèi)阻和較好的散熱性能。圖3 為PLFO功率器件封裝的工藝流程圖。圖4為PLFO封裝MOSFET產(chǎn)品結(jié)構(gòu)示意圖。

圖3  PLFO工藝流程圖

圖4   PLFO封裝產(chǎn)品結(jié)構(gòu)示意圖

表一為不同封裝結(jié)構(gòu)的封裝內(nèi)阻對(duì)比，對(duì)比常規(guī)的MOSFET封裝方案，SCI的單面盲孔方案內(nèi)阻最高下降1.28MΩ，下降幅度為85.3%。

表一 不同封裝結(jié)構(gòu)封裝內(nèi)阻對(duì)比圖

天芯互聯(lián)在PLFO技術(shù)方面已經(jīng)申請(qǐng)了24項(xiàng)專利，同時(shí)針對(duì)功率器件通過PLFO平臺(tái)重點(diǎn)研發(fā)，目前已經(jīng)完成了TVS器件的量產(chǎn)，同時(shí)MOSFET器件已經(jīng)跨入小批量階段。在進(jìn)行工藝研發(fā)的同時(shí)，天芯互聯(lián)也在對(duì)材料進(jìn)行開發(fā)，通過開發(fā)新型的基板材料、封裝材料用于應(yīng)對(duì)后續(xù)PLFO工藝平臺(tái)不同場(chǎng)景的應(yīng)用。