0 引言

    隨著社會信息技術的快速發展，在通信、計算機、儀表控制、雷達等領域對模數轉換器（Analog-to-Digital Converter，ADC）的性能要求越來越高，因此高性能的ADC具有非常廣泛的應用，并且有著重要的戰略意義。受目前ADC發展水平和工藝水平的限制，單個ADC的性能很難同時滿足高速率和高精度的要求，因此時間交織模數轉換器（TIADC）應運而生。

    TIADC是一種并行交替型ADC，采用并行的結構能夠大大提高系統的采樣速率，但是由于各通道存在時間失配、增益失配和失調失配，3種失配嚴重影響了TIADC的性能，本文研究的是時間失配，不討論另外兩種失配誤差。目前TIADC采樣時間誤差的校準方案主要有兩種：基于已知輸入信號的前臺校準算法和未知輸入信號的后臺校準算法，前臺校準算法具有硬件復雜度低、校準精度高的優點，但是需要中斷ADC的工作，不具有實時校準誤差的能力，而后臺校準算法能夠實時準確地校準誤差。文獻[1-4]是在頻域中利用濾波器進行誤差校準，然而濾波器的引入限制了輸入信號的帶寬，并且系統的硬件消耗較大，文獻[5]則利用了泰勒級數來校準時間誤差，當TIADC為兩通道時該算法校準效果較好，但是當通道數擴展到四通道及以上時校準效果明顯下降，文獻[6]提出了基于相關運算對采樣時間失配進行校準，但是該方案只適用于兩通道TIADC，也無法擴展到更多的通道數，文獻[7]提出了一種時域自相關的時延誤差自適應校正方案，但是該算法運算復雜，硬件復雜度高，文獻[8]提出了一種簡單有效的時間誤差校準算法，但是該算法只適用于特定的輸入頻率，文獻[9]利用參考通道來校準時間失配，這種方案校準效果好，算法復雜度低，但是需要額外引入一個額外的參考時鐘和參考ADC。針對上述問題，本文提出了一種帶參考注入信號的校準算法來校準采樣時間誤差，該算法對輸入信號的帶寬沒有限制，能夠擴展到任意通道數，并且算法簡單有效，無需引入額外的參考時鐘和參考ADC。

1 TIADC的結構和時間誤差的分析

    M通道的TIADC的結構框圖如圖1所示(M為正整數)，M個子ADC(Sub-ADC)完全相同，每個子ADC的精度為N bit，系統時鐘為CK_s，通過多相時鐘發生器(Multi-phase clock generator)產生各子通道時鐘CK₁，CK₂，…，CK_m，…，CK_M，除第一通道外，其他子通道的時鐘均有相位偏移，對于任意的第m子通道，T_s為系統采樣周期，其時鐘的相位偏移量φ為：φ＝(m-1)·T_s，系統采樣率為f_s，各子ADC的采樣率均為f_s/M，交替對輸入信號x_in進行采樣，然后各子通道按順序通過Mux模塊復合輸出。

    但是在實際的ADC工作中，多相時鐘發生器在產生各子通道的時鐘時會使時鐘相位偏移φ，導致采樣時間誤差的出現。圖2描述了TIADC的采樣時間誤差。圖中虛線對應理想采樣時刻，實線對應實際采樣時刻，Δt_m(m=1，2，3，…，M)為第m通道的采樣時間誤差，對于M通道的TIADC，系統的采樣周期為T_s，該通道的實際采樣時刻為t_m=nMT_s+mT_s+Δt_m，n為正整數。

2 帶參考注入信號的校準方法

    在本算法中，利用積分電路產生一個斜率k已知的參考注入鋸齒波信號x_ref(t)，然后以第一通道的時鐘作為基準，校準其他通道的時鐘使各通道間的相對時間誤差為0。整體校準環路圖如圖3所示，整個校準系統包含了一個M通道的TIADC系統和一個帶參考注入信號的誤差校準系統。其中TIADC的各個子通道的采樣周期為M·T_s，參考注入的鋸齒波信號的采樣周期為a·T_s，a為大于1的整數。以CK₁為基準時鐘，校準迭代一次的過程為：多相時鐘發生器產生各子通道時鐘CK₁，CK₂，…， CK_m，…，CK_M，除CK₁外，其他子通道時鐘經過可變延遲線進入各子ADC，同時所有子通道的時鐘依次作為S/H的控制時鐘對參考注入信號進行采樣處理，然后通過運算得到相對時間誤差{Δt₂，…，Δt_m，…，Δt_M}，再將這些相對時間誤差反饋回可變延遲線進行一次誤差補償，多次迭代補償后就能夠校準時間誤差。

2.1 誤差提取模塊

    第一通道至第M通道實際的時鐘為CK₁′，CK₂′，…，CK_m′，…，CK_M′。各子通道實際的時鐘相位偏移量φ分別為：0，T_s+Δt₂，2T_s+Δt₃，…，(m-1)·T_s+Δt_m，…，(m-1)·T_s+Δt_M。圖4所示為誤差提取模塊的原理框圖，圖中3個Switch的使能端由Counter的輸出控制，各通道時鐘依次通過Switch控制S/H工作， Counter由系統時鐘控制計數。若TIADC有M個子通道，則計數器從1到M循環計數。參考注入的鋸齒波信號經過各通道時鐘控制的S/H并延遲對齊后分別得到y₁′，y₂′，…，y_m′，…，y_M′。其中延遲單元的值均為T_s，由于延遲單元誤差的存在造成的毛刺信號由后面的采保電路消除，該采保電路由系統時鐘控制。

    各子通道的實際采樣時鐘分別為：CK₁′，CK₂′=CK₂+Δt₂，…，CK_m′=CK_m+Δt_m，…，CK_M′=CK_M+Δt_M，各子通道的理想采樣時鐘分別為：CK₁，CK₂，…，CK_m， …，CK_M，參考注入的鋸齒波信號分別經過理想時鐘CK₁，CK₂，…，CK_m，…，CK_M控制的S/H后分別得到y₁，y₂，…y_m，…，y_M，

    令：Δy₂=y₂-y₁，…，Δy_m=y_m-y₁，…，Δy_M=y_M-y₁；

    令：Δy₂′=y₂′-y₁，…，Δy_m′=y_m′-y₁，…，Δy_M′=yM′-y₁；

    以任意第m子通道為例，當參考注入的鋸齒波信號x_ref(t)的斜率為k時，很容易得到任意的第m子通道的理想時鐘采樣值y_m：

2.2 誤差補償模塊

    通過誤差提取模塊得到M-1個子通道ADC的時間誤差量：{Δt₂，…，Δt_m，…，Δt_M}后，利用可變延遲線實現時間失配的補償。可變延遲線的電路圖如圖5所示，A、B為兩個反相器組成的延遲電路模塊，NMOS電路為優化模塊，可變延遲線的工作原理是通過由誤差提取模塊提取的Δt控制開關k₁，k₂，…，k_m的閉合來控制輸入到反相器A的電流大小，由于該電流的大小與延遲電路的延遲時間成反比，因此通過控制開關k₁，k₂，…，k_m的閉合來控制該電流的大小，就能達到可控延遲時間的目的，調整各個通道的時鐘以補償時間誤差。令0≤V₁≤V₂≤V_DD，V₁∩V₂之間的電阻阻值依次增大，最初可變延時線中間某處開關K_L(1<L<n)處于閉合狀態，其余開關處于斷開狀態，當Δt>0時，開關閉合處移至k_L-1處，即信號CKm_in減少一個單位延時，單位延時由時鐘滿足TIADC的最大抖動時間來計算；當Δt<0時，開關閉合處移至k_L+1處，即CKm_in信號增加一個單位延時；當Δt=0時，開關不動作，即始終只有一處開關處于閉合狀態。每隔固定時間判斷一次，最終使校準后的輸出時鐘CKm_out逼近理想時鐘，完成時間誤差的補償。實際上，當時間誤差小于單位延遲時，時鐘相位會以單位延遲在相應的相位上震蕩，即小于單位延遲的時間誤差不能完全校準，但是由于單位延遲足夠小，如此小的時間誤差對TIADC性能的影響是可以接受的。

3 仿真結果

    本文以一個四通道12 bit、輸入頻率f_in=194.03 MHz的TIADC為例來驗證校準算法的有效性。設置參考注入的鋸齒波信號的斜率k為1，周期為4T_s。以第1通道的時鐘為基準，2、3、4子通道的時間誤差分別為[-0.006T_s、0.010T_s、0.006T_s]，迭代步長u=0.000 01T_s。

    圖6所示為TIADC中第2、3、4通道的相對時間誤差收斂圖，圖中的橫坐標為迭代次數，縱坐標為各子通道相對于第一通道的相對時間誤差，由于是以第一通道為基準，所以第一通道的相對時間誤差為0。由圖6可以看出在系統運行第100次迭代后，各子通道的相對時間誤差均收斂于0。每次迭代需要200個時鐘周期，在多相時鐘收斂后，2、3、4通道相對于第1通道沒有時間誤差，即收斂后的各子通道間的相對時間誤差為0。圖7是含有誤差時的頻譜圖，由于時間誤差的存在使得各通道出現了雜散頻譜，對比經過校準后的輸出頻譜圖8，未校準的頻譜圖中的雜散頻譜圖基本被消除，系統參數得到明顯的改善。圖9為不同歸一化頻率輸入的校準前后仿真效果對比圖，可以看出無論是高頻還是低頻輸入，本算法都能夠有效校準時間誤差。

4 結論

    本文設計了一種帶參考注入信號的TIADC采樣時間誤差校準算法來校準TIADC系統中各子通道存在的相對采樣時間誤差。MATLAB仿真結果表明，該算法能夠有效校準時間誤差，相對于其他校準算法，該算法硬件消耗低，能夠擴展到任意通道數，并且對輸入信號的頻率沒有限制。此外，該算法結合了前臺校準與后臺校準的優點，既能夠快速高精度校準，又保證了系統工作的實時連續性。

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作者信息:

尹勇生，吳景生，陳紅梅，李  琨

(合肥工業大學 微電子設計研究所，安徽 合肥230009)