到目前為止，已工作一月有余。培訓(xùn)的時(shí)候領(lǐng)導(dǎo)就說(shuō)，硬件工程師一定要清楚自己的定位，我們并不只是設(shè)計(jì)一下電路，畫(huà)畫(huà)原理圖和PCB就可以的，硬件相關(guān)的驅(qū)動(dòng)程序也是要由我們來(lái)完成的，這也是硬件工程師的一項(xiàng)基本技能。

　　公司的產(chǎn)品是基于MSP430F5418開(kāi)發(fā)的，雖然在學(xué)校基于其他處理器也編寫(xiě)過(guò)不少驅(qū)動(dòng)程序，但是面對(duì)一款新的處理器，仍然需要一個(gè)熟悉的過(guò)程，在程序的調(diào)試過(guò)程中也或多或少地遇到過(guò)一些問(wèn)題，現(xiàn)總結(jié)如下。

　　1）UCS

　　時(shí)鐘如同處理器的心臟，每一個(gè)周期就是心臟的一次脈動(dòng)。以前使用其他處理器時(shí)，只需要選擇合適頻率的晶體，接在XT1和XT2兩端，再加兩個(gè)電容就可以了。而MSP430F5418的時(shí)鐘系統(tǒng)略顯復(fù)雜，容易讓剛開(kāi)始接觸它的人一頭霧水。5418的時(shí)鐘設(shè)置由UCS（Unified Clock System）來(lái)管理，使用起來(lái)比較靈活，其結(jié)構(gòu)圖如下所示。

　　UCS模塊有XT1CLK和XT2CLK兩個(gè)外部時(shí)鐘源，以及VLOCLK、REFOCLK和DCOCLK（DCOCLKDIV是DCOCLK的分頻輸出）三個(gè)內(nèi)部時(shí)鐘源。其中XT1CLK、REFOCLK和XT2CLK可以作為FLLREFCLK輸入到FLL單元來(lái)改變DCO的輸出。所有這些時(shí)鐘源經(jīng)分頻后都可以作為MCLK、SMCLK和ACLK輸出。

　　下面是一個(gè)UCS設(shè)置的例子，使用32768Hz的內(nèi)部時(shí)鐘源REFOCLK，并通過(guò)FLL倍頻使MCLK為16.384MHz。

　　void UCS_Init（void）

　　{

　　UCSCTL3 |= SELREF__REFOCLK; // 選取REFOCLK作為FLLREFCLK

　　__bis_SR_register（SCG0）; // 禁止FLL

　　UCSCTL0 = 0x0000;

　　UCSCTL1 = DCORSEL_6;

　　UCSCTL2 = FLLD_1 + 499; // 將REFOCLK 500倍頻到16.384MHz

　　__bic_SR_register（SCG0）; // 使能FLL

　　UCSCTL5 |= DIVS__32; // SMCLK 32分頻后輸出

　　UCSCTL4 |= SELA__REFOCLK; // 選取REFOCLK為ACLK

　　do

　　{// 清除時(shí)鐘錯(cuò)誤標(biāo)志位

　　UCSCTL7 &= ~（XT2OFFG + XT1LFOFFG + XT1HFOFFG + DCOFFG）;

　　SFRIFG1 &= ~OFIFG; // 清除時(shí)鐘錯(cuò)誤中斷標(biāo)志

　　} while （SFRIFG1 & OFIFG）; // 等待時(shí)鐘穩(wěn)定

　　}

　　2）SPI

　　在進(jìn)行SPI接口的設(shè)置時(shí)，如果處理器作為主器件，那么一定要根據(jù)從器件的時(shí)序確定正確的時(shí)鐘相位和時(shí)鐘極性。如果使能了SPI的發(fā)送中斷，需要注意的一點(diǎn)是，在發(fā)送第一個(gè)字節(jié)來(lái)啟動(dòng)整個(gè)發(fā)送過(guò)程時(shí)，該字節(jié)的發(fā)送不是瞬間的，需要等待一定的時(shí)間，以UCB1為例即：

　　UCB1TXBUF = data;

　　while （UCB1STAT & UCBUSY）; // 等待data發(fā)送完畢

　　到目前為止，已工作一月有余。培訓(xùn)的時(shí)候領(lǐng)導(dǎo)就說(shuō)，硬件工程師一定要清楚自己的定位，我們并不只是設(shè)計(jì)一下電路，畫(huà)畫(huà)原理圖和PCB就可以的，硬件相關(guān)的驅(qū)動(dòng)程序也是要由我們來(lái)完成的，這也是硬件工程師的一項(xiàng)基本技能。

　　公司的產(chǎn)品是基于MSP430F5418開(kāi)發(fā)的，雖然在學(xué)校基于其他處理器也編寫(xiě)過(guò)不少驅(qū)動(dòng)程序，但是面對(duì)一款新的處理器，仍然需要一個(gè)熟悉的過(guò)程，在程序的調(diào)試過(guò)程中也或多或少地遇到過(guò)一些問(wèn)題，現(xiàn)總結(jié)如下。

　　1）UCS

　　時(shí)鐘如同處理器的心臟，每一個(gè)周期就是心臟的一次脈動(dòng)。以前使用其他處理器時(shí)，只需要選擇合適頻率的晶體，接在XT1和XT2兩端，再加兩個(gè)電容就可以了。而MSP430F5418的時(shí)鐘系統(tǒng)略顯復(fù)雜，容易讓剛開(kāi)始接觸它的人一頭霧水。5418的時(shí)鐘設(shè)置由UCS（Unified Clock System）來(lái)管理，使用起來(lái)比較靈活，其結(jié)構(gòu)圖如下所示。

　　UCS模塊有XT1CLK和XT2CLK兩個(gè)外部時(shí)鐘源，以及VLOCLK、REFOCLK和DCOCLK（DCOCLKDIV是DCOCLK的分頻輸出）三個(gè)內(nèi)部時(shí)鐘源。其中XT1CLK、REFOCLK和XT2CLK可以作為FLLREFCLK輸入到FLL單元來(lái)改變DCO的輸出。所有這些時(shí)鐘源經(jīng)分頻后都可以作為MCLK、SMCLK和ACLK輸出。

　　下面是一個(gè)UCS設(shè)置的例子，使用32768Hz的內(nèi)部時(shí)鐘源REFOCLK，并通過(guò)FLL倍頻使MCLK為16.384MHz。

　　void UCS_Init（void）

　　{

　　UCSCTL3 |= SELREF__REFOCLK; // 選取REFOCLK作為FLLREFCLK

　　__bis_SR_register（SCG0）; // 禁止FLL

　　UCSCTL0 = 0x0000;

　　UCSCTL1 = DCORSEL_6;

　　UCSCTL2 = FLLD_1 + 499; // 將REFOCLK 500倍頻到16.384MHz

　　__bic_SR_register（SCG0）; // 使能FLL

　　UCSCTL5 |= DIVS__32; // SMCLK 32分頻后輸出

　　UCSCTL4 |= SELA__REFOCLK; // 選取REFOCLK為ACLK

　　do

　　{// 清除時(shí)鐘錯(cuò)誤標(biāo)志位

　　UCSCTL7 &= ~（XT2OFFG + XT1LFOFFG + XT1HFOFFG + DCOFFG）;

　　SFRIFG1 &= ~OFIFG; // 清除時(shí)鐘錯(cuò)誤中斷標(biāo)志

　　} while （SFRIFG1 & OFIFG）; // 等待時(shí)鐘穩(wěn)定

　　}

　　2）SPI

　　在進(jìn)行SPI接口的設(shè)置時(shí)，如果處理器作為主器件，那么一定要根據(jù)從器件的時(shí)序確定正確的時(shí)鐘相位和時(shí)鐘極性。如果使能了SPI的發(fā)送中斷，需要注意的一點(diǎn)是，在發(fā)送第一個(gè)字節(jié)來(lái)啟動(dòng)整個(gè)發(fā)送過(guò)程時(shí)，該字節(jié)的發(fā)送不是瞬間的，需要等待一定的時(shí)間，以UCB1為例即：

　　UCB1TXBUF = data;

　　while （UCB1STAT & UCBUSY）; // 等待data發(fā)送完畢

　　3）UART

　　通過(guò)串口調(diào)試助手向UART發(fā)送數(shù)據(jù)時(shí)，如果使能了接收中斷，那么每接收一個(gè)字符都會(huì)觸發(fā)一次中斷，兩次中斷之間程序是會(huì)回到主程序繼續(xù)執(zhí)行的。如何判斷接收數(shù)據(jù)的結(jié)束？一種方法是固定指令的長(zhǎng)度，以長(zhǎng)度來(lái)界定；另一種更常用的方法是設(shè)計(jì)一定的通信協(xié)議來(lái)針對(duì)不定長(zhǎng)的指令，如把每個(gè)指令都封裝成幀，給其加上特定的幀頭、幀尾。

　　4）RTC

　　MSP430F5418的RTC在日歷模式下存在BUG，直接對(duì)日期及時(shí)間寄存器賦值經(jīng)常會(huì)不成功。解決的方法是讀寫(xiě)日期和時(shí)間寄存器時(shí)使用TI公司在RTC_Workaround中給出的例程。

　　5）其他

　　設(shè)計(jì)中應(yīng)盡量避免中斷嵌套，中斷服務(wù)程序中的代碼量盡量少。