| 基于FPGA高速線陣CCD的驅動電路設計 | |
| 所屬分類：參考設計 | |
| 上傳者：aet | |
| 文檔大?。?span>396 K | |
| 標簽： FPGA | |
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| 文檔介紹：線陣CCD的驅動電路設計是決定CCD成像質量的關鍵技術之一。在對TCD1706D線陣CCD驅動時序分析的基礎上，利用FPGA實現了線陣CCD的工作頻率為10 MHz的驅動電路設計。利用Quartus II軟件自帶的PLL IP核生成系統工作頻率，通過Verilog語言對硬件電路進行描述，采用Moore有限狀態機實現驅動信號之間的相位關系。通過Quartus II軟件平臺，對設計的時序電路進行仿真，并在示波器中顯示了直徑為0.16 mm的漆包線的成像波形。實驗結果表明，該方法能夠滿足TCD1706D線陣CCD工作頻率為10 MHz的要求。 | |
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