DE2_實(shí)驗(yàn)練習(xí)解答—lab6_Adders_Subtractors_and_Multipliers_[Veriglog]_[Digital_logic]
所屬分類：解決方案
上傳者：hbcxzcj
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標(biāo)簽： Altera Verilog Quartus II
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文檔介紹：這部分，很簡(jiǎn)單，由2的補(bǔ)碼表示可知，減法運(yùn)算變?yōu)榧臃ǎ恍枰趐art I加一個(gè)控制信號(hào)add_sub,并將其作為cin，當(dāng)其為1時(shí)，即為減法。
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