DE2_實(shí)驗(yàn)練習(xí)解答—lab5_Clocks_and_Timers_【Verilog】【Digital_Logic】
所屬分類：解決方案
上傳者：hbcxzcj
文檔大小：70 K
標(biāo)簽： Altera Verilog Quartus II
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文檔介紹：設(shè)計(jì)一個(gè)3位的BCD計(jì)數(shù)器。其值按秒遞增，輸出顯示在HEX2~0上，用KEY0復(fù)位。計(jì)數(shù)器的控制信號(hào)由50MHz的時(shí)鐘提供。
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