DE2_實(shí)驗(yàn)練習(xí)解答—lab_1_(Digital_Logic)_(DE2)_(Quartus_II)
所屬分類：解決方案
上傳者：hbcxzcj
文檔大小：198 K
標(biāo)簽： Altera Verilog Quartus II
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文檔介紹：這個(gè)練習(xí)的目的是學(xué)習(xí)如何連接簡(jiǎn)單的輸入、輸出設(shè)備到一個(gè)FPGA芯片，并且用這些器件實(shí)現(xiàn)一個(gè)電路。我們將用DE2開(kāi)發(fā)板上的switches SW17-0作為輸入，用LED和7-segment displays作為輸出。 完成DE2 實(shí)驗(yàn)練習(xí)1（Digital Logic）對(duì)與初學(xué)者來(lái)說(shuō)是一個(gè)比較大的實(shí)驗(yàn)。我估計(jì)，每天要花幾小時(shí)才能完成。這個(gè)實(shí)驗(yàn)包括6個(gè)部分，主要是組合邏輯電路和使用assign語(yǔ)句。
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