在無線通信系統中，最早采用兩級轉換式超外接收機架構[1]，即采用兩次模擬下變頻轉換電路，先將信號頻率從射頻轉換到數百兆赫茲的第一中頻，再經第二次變頻轉換到數十兆赫茲的第二中頻，然后模擬正交解調，最后才進行A/D采樣。雙級轉換接收機在AD采樣之前經兩次下變頻和模擬正交解調，不僅系統復雜，還需要許多零件，成本高。另外模擬解調存在零漂和正交功分器輸出功率難以平衡的缺點，相位也難以達到理想正交，因此會產生解調誤差。
    隨著數字技術的飛速發展，數字電路處理精度及穩定性越來越高。中頻采樣技術能夠大大降低A/D的采樣速率而不影響信號的恢復，同時也可以減輕后續信號處理的負擔。在接收系統中應用中頻采樣技術[2]能夠實現對第一中頻信號進行采樣，減少系統的模擬混頻環節，降低復雜度和減少系統成本。數字正交解調技術解調出來的I、Q通道間的幅度一致性、相位正交性遠遠優于兩級轉換式接收系統的正交解調方法。
    本文結合中頻采樣技術和數字正交解調技術，給出一種多通道數據采集系統設計方案及其性能分析與測試方法。4個天線接收的射頻信號經一次混頻得到中頻信號， FPGA通過SPI接口配置AD6655，完成對中頻信號同步采樣和數字下變頻得到4路基帶I/Q信號，再將數據存入FIFO存儲器中，通過LVDS輸出接口將采集數據送給后端的數字信號處理器(DSP)進行處理。重點研究A/D輸入前端匹配網絡，時鐘電路模塊和A/D輸出LVDS接口技術的設計。
1 高速數據采集系統設計
    4通道高速數據采集板（以下簡稱采集板）硬件平臺原理圖如圖1所示。采集板主要包括ADC6655、采樣時鐘模塊、匹配網絡、數據傳送接口、電源等模塊。其工作流程：采集板的輸入端口與射頻電路連接，輸出端接口與FPGA平臺連接,FPGA通過SPI總線接口配置采集板的工作方式。天線接收信號經過射頻電路混頻到中頻信號，中頻信號傳送到采集板進行中頻采樣，通過FPGA控制將采集到的數據存儲到FPGA平臺上的FIFO中，以便進一步進行信號分析處理。

2 關鍵技術的實現
2.1 AD6655的結構和特點
    采集板上選用ADI公司AD6655芯片[3]，AD6655是一款高度集成、功能強的中頻接收器件，雙通道14 bit寬，80 MS/s、105 MS/s、125 MS/s、150 MS/s采樣率的A/D轉換器；內部集成有一個寬帶數字下變頻器(DDC)、峰值檢測器、RMS信號功率監測器[4]。
    AD6655具備以下特點：
    (1)信噪比SNR為74.5 dBc 32.7 MHz BW：70 MHz@150 MS/s；
    (2)無雜散動態范圍SFDR為80 dBc 70 MHz@150 MS/s；
    (3)1.8 V模擬供電，1.8 V~3.3 V COMS輸出供電或1.8 V LVDS輸出供電；
    (4)集成有1~8倍的時鐘分頻器；
    (5)采樣頻率最高150 MS/s，中頻采樣頻率高達450 MS/s，內置ADC參考電壓，集成采樣保持輸入電流，穩定的時鐘占空比以及95 dB通道的隔離度；
    (6)集成DDC，32 bit NCO，半帶插值濾波和FIR濾波，支持實部和虛部輸出模式。
    其主要應用于智能天線系統、通信系統、I/Q解調系統、CDMA、3 G等接收系統中[4]。
2.2 采樣時鐘電路設計
    采集板對各通道間信號的一致性要求很高，A/D對采樣時鐘要求較高，所以對ADC要求同步采樣且各采樣時鐘信號采用LVDS差分信號形式。在布線時要求時鐘信號線、A/D輸入端信號線等長，以減少時延誤差和時鐘抖動。模擬與數字分離，隔離各通道間信號以減少通道之間的干擾和互耦等問題。
2.3 AD輸入端匹配網絡的設計
    A/D輸入端的匹配網絡設計至關重要，關系到系統的總體SNR和動態范圍等性能。AD6655模擬信號輸入采用差分模式[5]，因此使用差分放大器驅動AD6655。在驅動器與ADC接口之間要設計一個匹配網絡[6]，一方面匹配驅動器的負載，另一方面匹配AD6655的輸入阻抗。根據AD6655的散射參數和阻抗參數采用諧振匹配法設計一個匹配網絡[7]，以抵消ADC SHA網絡中的寄生電容，使得AD6655輸入阻抗表現為純阻抗特性，從而改善帶寬，通帶更平坦，SNR與SFDR性能也得到提高。由于AD6655是電容開關ADC轉換器，因此它的輸入阻抗隨輸入信號頻率的變化而改變。圖2給出了AD6655內部輸入并聯阻抗示意圖，表1給出了AD6655接近標準中頻信號頻率的輸入并聯阻抗。

    諧振匹配方法如下[8]：如果A/D輸入阻抗為復數且表示為Zin=R+j×X，其中R為復合輸入阻抗的等效串聯電阻實部分，X為串聯電抗，則可以求出一種網絡，將復合阻抗變換為理想負載。在工程設計中通常把輸入阻抗等效為一個并聯RC網絡。通過并聯的方式，使用一個并聯電感，以諧振的方式抵消電容性電納，使得輸入阻抗剩下RC并聯等效電阻中的高阻抗電阻部分。使用電感并聯的好處在于該并聯電感能吸收低頻率閃爍噪聲和直流失調，從而減小了零頻率附近的噪聲。
2.4 LVDS與SPI數據傳輸技術
    ADC輸出采用LVDS低壓差分信號輸出[9]。采用低壓差分信號擺幅串行LVDS接口輸出與其他串行接口相比所需要的額外電路簡、單易于實現、耗電量小、功耗低[10]。在高速信號線的情況下，LVDS信號的另一個好處是：由于LVDS信號是低電壓擺幅和差分信號，所以能有效地限制電磁輻射和較高的抗干擾特性。
    SPI[11]接口與FPGA實驗平臺連接，通過SPI接口實現對ADC6655工作方式的控制。
3 系統性能分析
3.1 信噪比SNR
    理想ADC信噪比的定義[12]：

    由SNR公式可知，時鐘頻率和總帶寬內的時鐘抖動會對信噪比造成影響。在時鐘頻率一定的情況下，減少時鐘抖動，從而提高信噪比。在實際工程中，總帶寬內的抖動主要取決于外部時鐘的抖動，外部時鐘的抖動會使轉換噪聲增大，SNR性能變差，因此在設計時外部時鐘穩定性要高。同時合理的布局布線可以降低信號線之間的電磁干擾和互耦，提高外部時鐘的穩定性。ADC的時間延時，電磁干擾和信號之間的串擾與互耦在設計時都要考慮。
3.2 有效位數ENOB
    有效位數(ENOB)是當用一個滿度正弦波輸入信號激勵ADC時，對其輸出的快速傅里葉變換(FFT)分析所得到的。計算所有噪聲和失真項的平方和的平方根值，可定義信號對噪聲加失真的比率，稱作信納比(SINAD)。用于計算SINAD和ENOB的噪聲和失真不僅包括折合到輸入端的噪聲，而且包括量化噪聲和失真項。SINAD和ENOB用于測量ADC的動態性能。
    一個理想的N bit ADC的理論SNR，由以下公式給出[13]：
 
    在高速ADC中,使SFDR達到最大的兩個基本限制是前端放大器和采樣保持電路產生的失真,以及由于ADC編碼器部分傳遞函數的非線性產生的失真。獲得高SFDR的關鍵是將這兩個非線性誤差減至最小。在實際工程中，雖然從ADC外部沒有辦法顯著減少由其前端引起的固有失真,但是通過適當地加入抖動(即在模擬輸入信號人為地加入外部噪聲),可減小ADC的編碼器傳遞函數中的DNL誤差。
4 測試
    采用ADI公司提供的測試工具VisualAnalog進行測試分析。測試方法：AD6655的采樣頻率75.0 MS/s，輸入正弦波信號頻率為10.006 7 MHz，采樣深度為8192個采樣點，利用Hanning窗對采樣數據進行加權，然后進行FFT頻譜分析，頻譜如圖3所示。數據顯示頻譜譜峰正好出現在10.01 MHz頻率點上，此外頻譜中還有一些其他尖峰，它們是由于AD6655轉換器的非線性引起的諧波。通過對采樣數據分析得：

    (1)A/D輸出信噪比SNR為74.946 07 dBc，信噪比高說明了系統抑制噪聲能力強。
    (2)信納比SINAD為74.771 07 dB。由（3）式計算得有效位EONB為12.128 08 bit。可知系統動態范圍大。
    (3)無雜散動態范圍SFDR為91.546 9 dBc，表明ADC線性性能好且動態范圍大。
    (4)基頻在10.006 71 MHz功率為-1.000 2 dBFS；二次諧波功率為-92.305 4 dBc；三次諧波功率-91.610 3 dBc；總諧波失真THD為-88.805 7 dBc。從分析數據可知系統受干擾小。
    本文基于軟件無線電的思想，設計一個多通道高速數據采集系統。結合實際工程重點分析設計了A/D采樣輸入端的匹配網絡、采樣時鐘電路和LVDS數據傳送等關鍵技術。測試結果表明，該系統具有信噪比高、動態范圍大等性能特點。在實際的工程應用中，通過采集板預留的同步接口，讓多塊采集板協同同步工作，即可實現多于4路的高速數據采集。
參考文獻
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