引言

　　分頻器在CPLD/FPGA設計中使用頻率比較高,盡管目前大部分設計中采用芯片廠家集成的鎖相環資源 ,但是對于要求奇數倍分頻（如3、5等）、小數倍（如2.5、3.5等）分頻、占空比50%的應用場合卻往往不能滿足要求。硬件工程師希望有一種靈活的設計方法,根據需要,在實驗室就能設計分頻器并馬上投入使用,更改頻率時無需改動原器件或電路板,只需重新編程,在數分鐘內即可完成。為此本文基于 CPLD/FPGA用原理圖和VHDL語言混合設計實現了一多功能通用分頻器。

　　分頻原理

　　偶數倍（2N）分頻

　　使用一模N計數器模塊即可實現,即每當模N計數器上升沿從0開始計數至N時,輸出時鐘進行翻轉,同時給計數器一復位信號使之從0開始重新計數,以此循環即可。偶數倍分頻原理示意圖見圖1。

　　奇數倍（2N+1）分頻

　?。?）占空比為X/(2N+1)或（2N＋1-X）/（2N+1）分頻,用模（2N＋1）計數器模塊可以實現。取0至2N之間一數值X(0< X<2N),當計數器時鐘上升沿從0開始計數到X值時輸出時鐘翻轉一次,在計數器繼續計數達到2N＋1時,輸出時鐘再次翻轉并對計數器置一復位信號,使之從0開始重新計數,即可實現。

　　（2）占空比為50％的分頻,設計思想如下：基于（1）中占空比為非50％的輸出時鐘在輸入時鐘的上升沿觸發翻轉;若在同一個輸入時鐘周期內,此計數器的兩次輸出時鐘翻轉分別在與（1）中對應的下降沿觸發翻轉,輸出的時鐘與（1）中輸出的時鐘進行邏輯或,即可得到占空比為50％的奇數倍分頻時鐘。當然其輸出端再與偶數倍分頻器串接則可以實現偶數倍分頻。奇數倍分頻原理示意圖見圖2。

　　N-0.5倍分頻

　　采用模N計數器可以實現。具體如下：計數器從0開始上升沿計數,計數達到N-1上升沿時,輸出時鐘需翻轉,由于分頻值為N-0.5,所以在時鐘翻轉后經歷 0.5個周期時,計數器輸出時鐘必須進行再次翻轉,即當CLK為下降沿時計數器的輸入端應為上升沿脈沖,使計數器計數達到N而復位為0重新開始計數同時輸出時鐘翻轉。這個過程所要做的就是對CLK進行適當的變換,使之送給計數器的觸發時鐘每經歷N-0.5個周期就翻轉一次。N-0.5倍：取N=3,分頻原理示意圖見圖3。

　　對于任意的N＋A/B倍分頻（N、A、B∈Z,A≦B）

　　分別設計一個分頻值為N和分頻值N＋1的整數分頻器,采用脈沖計數來控制單位時間內兩個分頻器出現的次數,從而獲得所需要的小數分頻值。可以采取如下方法來計算個子出現的頻率：

　　設N出現的頻率為a,則N×a＋（N+1）×（B-a）＝N×B＋A 求解a＝B-A; 所以N＋1出現的頻率為A.例如實現7＋2/5分頻,取a為3,即7×3＋8×2就可以實現。但是由于這種小數分頻輸出的時鐘脈沖抖動很大,現實中很少使用,本次設計未予以設計。

　　采用VHDL語言可以實現計數器的下降沿觸發翻轉,并且CPLD/FPGA具有可并行執行的特性,可以保證兩種不同的觸發翻轉以及分頻時鐘輸出保持同步,所以上述分頻方法可以基于CPLD/FPGA予以實現。

　　綜合上述分析,實現多功能分頻器功能的設計框圖如圖4所示。