0 引 言

目前，在很多視頻數據采集以及實時顯示的應用開發中，常需要用到存儲容量大、讀寫速度快的存儲器。在各種存儲器件中，同步動態隨機存儲器SDRAM 以其速度快、容量大、價格低的特點而備受關注。SDRAM 的工作頻率可以達到100MHz 甚至更高，但是在其工作周期內，因為要有刷新、預充電以及尋址等必要的操作，不可能總處于數據傳輸狀態，使得它的帶寬不能達到百分之百的利用，實時顯示效果因此受到影響。為此，本文在研究有關文獻的基礎上，根據具體情況提出了一種獨特的方法，利用FPGA 的片上資源開辟了多個FIFO 作為讀寫緩存，實現了多端口SDRAM 控制器的設計，并用Verilog 硬件描述語言[1] 給予實現，仿真結果表明該控制器能夠輪流地從多個緩存向SDRAM 進行存取，實現了高速多數據緩存，充分利用了SDRAM 的有效帶寬，提高了存取速度，從而達到實時顯示的要求，并且只要將該設計稍加修改，便可應用到其他需要多數據緩存的場合。

1 SDRAM 基本操作原理[2] [3]

SDRAM 的主要控制信號有：CS_N：片選使能；CAS_N：列地址選通信號；RAS_N：行地址選通信號；WE_N：寫使能信號；DQM：字節掩碼信號；ADDR：地址線。以上這些信號的邏輯組合就組成了SDRAM 的主要操作命令，如表1 所示：
 

1.1 初始化操作

SDRAM 上電一段時間后, 經過初始化操作才可以進入正常工作過程。初始化主要完成預充電、自動刷新和模式寄存器的配置。

1.2 SDRAM 的基本讀寫操作

　　讀寫操作主要完成與SDRAM 的數據交換。可以分為非突發連續操作模式和突發連續操作模式, 非突發指的是傳送數據和地址必須是相對應一個一個的傳輸, 突發模式則是地址控制信號只需要給出首地址信息, 而數據實現連續傳輸過程, 突發數據的長度可以為1, 2,4, 8 和全頁。

1.3 刷新操作

　　動態存儲器都存在刷新問題。SDRAM 的刷新方式有自動刷新和自主刷新, 這里主要采用自動刷新方式, 每隔一段時間向SDRAM 發一條刷新命令。

2 基于FPGA 的多端口SDRAM 控制器設計

　　設計中選用的FPGA 是Altera 公司生產的CycloneII 系列中的EP2C35，選用的SDRAM 是ISSI 推出的64-MBIT 的IS42S16400B ，它是以1MWords X 16Bits X 4Banks 為組織結構的同步動態隨機存儲器，最高時鐘頻率可達143MHz[4]。

　　視頻數據實時顯示系統的基本構成如圖1 所示[5]：

　　SDRAM 作為幀緩沖器，它的上一級數據輸入是25MHz 的視頻數據采集模塊，所得到的數據經處理以后是每個像素點30 位數據，下一級是VGA 顯示器以25MHz 的時鐘進行數據輸出，也要求是每個像素點30 位，而SDRAM 的數據寬度是16 位，因而每當存入和讀取一個像素點的數據時，各需要進行兩次傳輸。本款芯片SDRAM 的工作頻率雖然可設置為100MHz ，但是如果不加緩存的話，就不能使用頁突發模式來有效利用帶寬，而且SDRAM 內部其他操作也需要占用一定的時間，不能達到實時顯示的效果。本文在研究有關文獻的基礎上，利用FPGA 的片上資源開辟4 個FIFO 緩存，將SDRAM 的數據端口仿真成四個虛擬端口（兩個寫端口+兩個讀端口），每個端口的數據寬度都是16位，深度是兩頁SDRAM 的大小。且按照一致的規則將30 位采集和顯示的數據分成兩組與緩存進行存取，相應的，在SDRAM 上使用兩個Bank 來分別存取每組數據。控制器根據緩存FIFO 的狀態對SDRAM 發出讀寫請求，采用頁模式突發傳輸和Bank 切換的方式來匹配時序要求。

　　SDRAM 控制器的內部結構如圖2 所示：

　　各功能模塊描述如下：

2.1 多端口讀寫控制模塊

　　該模塊是與外設交換數據的接口，并且根據緩存FIFO 的狀態，自動生成對SDRAM 的讀寫請求以及數據緩沖處理。它是本設計的核心。下面著重描述一下讀寫請求產生的設計過程和簡要代碼。

　　將數據采集模塊得到的兩組數據同時存貯到各自的寫緩存FIFO 里，只要寫緩存里的數據達到了SDRAM 每頁的數據大小，就產生對SDRAM 的寫請求，因為每個緩存的大小是兩頁SDRAM ，所以此時數據采集模塊還可以繼續存數據。類似的，VGA 所顯示的數據也是從兩個讀緩存 FIFO 得到的，只要讀緩存里的數據小于SDRAM 每頁的數據，就產生對SDRAM 的讀請求，這樣每個緩存里的兩頁輪流操作。關鍵代碼如下：

2.2 地址生成模塊

　　該模塊用來自動生成對SDRAM進行存取操作的Bank地址，起始地址和突發長度。由于30位的像素數據等分各存入兩個Bank里，所以在Bank里它們的對應地址是相同變化的，這樣存取數據時，對兩個Bank的讀寫地址的控制就是統一增減的，降低了使用一個Bank時讀寫控制的繁雜性。

2.3 自動刷新模塊

　　SDRAM需要不斷的刷新操作，同一行的存儲單元每隔64m s 需要刷新一次，對于本芯片的一個Bank 中的4096 行存儲單元，則每15. 625us 就需要發出一個刷新命令，由于本設計采取緩存的辦法，所以應該按讀寫SDRAM到緩存FIFO的時間為準來設計刷新計數器的初始值。以頁模式進行讀寫，讀數據的整個時間過程是tRCD+ tCL+mLENGTH ，寫數據的整個時間過程是tRCD+mLENGTH ，其中tRCD是激活命令到讀或寫命令期間的延遲，tCL是讀命令發出后到第一個有效數據之間的間隔，mLENGTH 是SDRAM 的頁長，本設計中tRCD =3， tCL=3，mLength=256 。因此刷新計數器的初始值設置為2X(256+3+3)+ 2X(256+3)=1042 ，經計算遠遠小于所要求的刷新周期，初值設置合理。開始工作后，每當刷新計數器值減為0， 便會發出刷新命令，保證SDRAM內的數據不丟失，自動刷新之后直接進行預充電來關閉工作行。

2.4 命令產生模塊

        該模塊主要負責命令仲裁、命令生成以及時序控制等。SDRAM 優先級仲裁算法通常有兩種：一種是固定優先級算法，另一種是循環優先級算法。本文設計的SDRAM 控制器是應

　　用在實時圖像處理系統中的，對數據處理效率要求很高，因此設計中選用固定優先級算法。本文規定優先級如下：初始化請求>刷新請求>讀請求>寫請求>其他。

2.5 時鐘產生模塊

　　通過使用PLL(鎖相環) 資源為FPGA 內部的時序元件提供穩定的時鐘以及為SDRAM 提供可靠的時鐘，本設計中為100MHz 。

　　1 SDRAM 控制接口模塊：該模塊主要完成對SDRAM 的命令解碼、初始化配置等。

　　2 數據通路模塊：根據模式寄存器的模式字及對用戶指令的分析結果，使SDRAM 的地址及數據和相應的操作指令在時序上同步。

3 仿真驗證

　　使用Modesim 軟件[6]對多端口SDRAM 控制器進行仿真驗證，得到的SDRAM 讀寫信號仿真波形圖時序合理、邏輯正確，可以從多個緩存FIFO 輪流地向SDRAM 以頁突發模式進行讀寫操作，有效利用了SDRAM 的帶寬，而數據采集和數據顯示模塊可以在不受SDRAM 操作時序影響的情況下，連續地向緩存FIFO 中存取數據。仿真波形如圖3 所示：

　　將該控制器集成到視頻數據采集顯示系統的設計中，經QuartusII 分析綜合，生成的網表文件下載到FPGA 芯片上，并將數字攝像頭和VGA 顯示器連接好，進行實際硬件驗證，幾經調試，該系統已能夠成功運行并且達到了良好的實時顯示效果。

4 結 論

　　本文使用狀態機的設計思想，采用Verilog 硬件描述語言設計實現了一種基于FPGA 的，可用于多數據緩存的、高效利用SDRAM 帶寬的多端口SDRAM 控制器。

　　本文作者創新點：設計實現的SDRAM 控制器能夠完成多端口數據緩存，充分利用了SDRAM 的有效帶寬，提高了存取速度，只要稍加修改就可以應用到圖像處理，視頻監控等需要高速多數據緩存的場合，可重用性好。