基于FPGA的萬兆以太網UDP協議通信接口設計
2022年電子技術應用第10期
趙世超，左金印，魏 驍，趙 哲
華北計算機系統工程研究所，北京100083
摘要： 針對嵌入式設備迅速增長的數據傳輸需求，介紹了一種依托于現場可編程門陣列(Field Programmable Gate Array，FPGA)平臺，以光纖為傳輸媒介的萬兆UDP/IP協議通信接口模塊，并探究引入分支預測機制對通信接口模塊發送時延產生的影響。通過對現有網絡接口層、網際層、傳輸層和應用層典型傳輸模型的深入研究，使用硬件描述語言，模塊化設計ARP控制器、IP控制器和UDP控制器，實現完備的UDP/IP通信接口模塊，并評估了引入分支預測機制對通信接口模塊發送時延產生的影響。分析表明：該設計實現簡單，適配嵌入式設備對高帶寬、低延時、資源低占用的需求，具備自主維護ARP表的能力，支持多設備級聯。該設計在高速數據采集、遠距離信息傳輸、片上數據高速處理等應用場景具有積極的意義。
中圖分類號： TN919
文獻標識碼： A
DOI：10.16157/j.issn.0258-7998.222620
中文引用格式： 趙世超，左金印，魏驍，等. 基于FPGA的萬兆以太網UDP協議通信接口設計[J].電子技術應用，2022，48(10)：113-117，122.
英文引用格式： Zhao Shichao，Zuo Jinyin，Wei Xiao，et al. Design of 10 gigabit ethernet UDP communication module based on FPGA[J]. Application of Electronic Technique，2022，48(10)：113-117，122.
文獻標識碼： A
DOI：10.16157/j.issn.0258-7998.222620
中文引用格式： 趙世超，左金印，魏驍，等. 基于FPGA的萬兆以太網UDP協議通信接口設計[J].電子技術應用，2022，48(10)：113-117，122.
英文引用格式： Zhao Shichao，Zuo Jinyin，Wei Xiao，et al. Design of 10 gigabit ethernet UDP communication module based on FPGA[J]. Application of Electronic Technique，2022，48(10)：113-117，122.
Design of 10 gigabit ethernet UDP communication module based on FPGA
Zhao Shichao，Zuo Jinyin，Wei Xiao，Zhao Zhe
National Computer System Engineering Research Institute of China，Beijing 100083，China
Abstract： In order to solve the rapidly growing data transmission problem for embedded devices, this paper introduces a 10 gigabit UDP/IP protocol communication module, which relies on the Field Programmable Gate Array(FPGA) platform and uses optical fiber as the transmission medium，and explores the impact of introducing the branch prediction mechanism on the transmission delay of the communication interface module. Through in-depth research on the typical transmission model of the existing Open Systems Interconnection(OSI)，using hardware description language, the ARP controller, IP controller and UDP controller are modularly designed to form a complete UDP/IP communication module. And the influence of introducing the branch prediction mechanism on the transmission delay of the communication module is evaluated. The analysis shows that the design is simple to implement and adapts to the requirements of embedded devices for high bandwidth, low latency and low resource occupation. It maintains the ARP table independently and supports multi-device cascading. It has positive significance in application scenarios such as high-speed data acquisition, long-distance information transmission, and high-speed processing of on-chip data.
Key words : FPGA；fiber-optic communication；10 gigabit ethernet；UDP/IP protocol；branch prediction
0 引言
伴隨萬物互聯時代的臨近，計算機網絡通信技術應用得到空前發展，嵌入式電子設備接入局域網的需求迅速增加。網路傳輸帶寬不斷提高也使得一些特定的領域對數據傳輸提出了更高的要求。遠距離通信領域需要更高的數據傳輸帶寬和更強的抗干擾能力，用于保障其通信的質量和可靠性。工業生產的數據采集系統需要更低的數據傳輸延遲和更大的數據吞吐容量，用于確保其數據的實時性和完整性。片上數據高速處理領域需要通用化的數據傳輸接口，用以增加其可擴展性。然而，嵌入式設備上廣泛使用的CPU和MCU，礙于設計體積小、設計功耗低等原因，計算能力的提升速度并不像互聯網帶寬那樣明顯，并且其差距有進一步擴大的趨勢[1]。過高的以太網數據傳輸速率會過度消耗CPU寶貴的計算資源。在服務器平臺上，國外學者提出的TCP/IP卸載引擎(TCP Offload Engine)技術是被廣泛接受的解決方案，即使用TOE芯片硬件網卡實現TCP/IP協議接口硬件化的技術來減輕CPU運行負擔[2]。在嵌入式平臺上，FPGA從仿真、優化到在線調試都很便捷，在不改變外圍電路的情況下可綜合出不同的電路功能，具有集成度高、設計靈活的優點，成為以太網協議硬件化平臺的首選[3]。
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作者信息：
趙世超，左金印，魏 驍，趙 哲
(華北計算機系統工程研究所，北京100083)
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