ANT系列分組密碼算法的FPGA高速實現
2021年電子技術應用第4期
王建新，劉芮安，肖超恩，張 磊
北京電子科技學院 電子與通信工程系，北京100070
摘要： ANT系列分組密碼算法是一種輕量級密碼算法，針對ANT-128/128算法，使用Verilog HDL分別對密鑰擴展模塊、加密模塊在Quartus II 15.0中進行工程實現，并采用46級全流水線結構進行高速優化。在Cyclone V系列5CGXFC7D6F31C7ES芯片中綜合結果表明，工程實現結果與標準向量值一致，兩模塊邏輯利用率分別僅占總資源的3%及7%，且基于流水線優化后的加解密模塊工作頻率最高可達339 MHz，數據吞吐率最高可達43 Gb/s，能夠滿足大部分高速加密系統的需求。
中圖分類號： TP309.7
文獻標識碼： A
DOI：10.16157/j.issn.0258-7998.200931
中文引用格式： 王建新，劉芮安，肖超恩，等. ANT系列分組密碼算法的FPGA高速實現[J].電子技術應用，2021，47(4)：132-136，144.
英文引用格式： Wang Jianxin，Liu Ruian，Xiao Chaoen，et al. High-speed implementation of ANT series block cipher algorithm on FPGA[J]. Application of Electronic Technique，2021，47(4)：132-136，144.
文獻標識碼： A
DOI：10.16157/j.issn.0258-7998.200931
中文引用格式： 王建新，劉芮安，肖超恩，等. ANT系列分組密碼算法的FPGA高速實現[J].電子技術應用，2021，47(4)：132-136，144.
英文引用格式： Wang Jianxin，Liu Ruian，Xiao Chaoen，et al. High-speed implementation of ANT series block cipher algorithm on FPGA[J]. Application of Electronic Technique，2021，47(4)：132-136，144.
High-speed implementation of ANT series block cipher algorithm on FPGA
Wang Jianxin，Liu Ruian，Xiao Chaoen，Zhang Lei
Department of Electronic，Beijing Electronics Science and Technology Institute，Beijing 100070，China
Abstract： ANT series block cipher algorithm is suitable for lightweight implementation and convenient for side channel protection. For ANT-128/128 algorithm, Verilog HDL is used to implement the key expansion module and encryption module in Quartus II 15.0, and a 46-level pipeline structure is adopted for high-speed optimization. Further, the pipeline structure was used for high-speed optimization. The comprehensive results in chip 5CGXFC7D6F31C7ES of Cyclone V show that the implementation results are consistent with the standard vector value. The logic utilization ratio of the two modules only accounts for 3% and 7% of the total resources respectively. The working frequency of the encryption and decryption module based on pipeline structure can reach up to 339 MHz and the data throughput rate can reach up to 43 Gbps.
Key words : ANT；block cipher；Verilog HDL；pipeline structure
0 引言
隨著信息技術的發展，信息安全問題日益受到重視。在網絡空間安全維護、發展的進程中，密碼技術在公鑰基礎設施、GSM鑒權、電子信封及區塊鏈等[1]領域中起到了關鍵作用。分組密碼算法是保障信息機密性和完整性的重要技術手段[2]，在智能終端、無線傳感網絡等領域廣泛應用[3]。目前，所使用的分組密碼多為國外設計，且傳統分組密碼如AES[4]等在資源有限的情況下并不適用。我國自主設計的商用分組密碼算法以SM4算法為主。
近年來，提升科技創新的保障效應和網絡安全的動力機能[5]成為網絡空間治理的重要目標。為推動密碼算法技術進步，中國密碼學會舉辦了全國密碼算法設計競賽。ANT系列分組密碼算法由山東大學網絡空間安全學院王美琴[6]等提交，經公開評議、檢測評估和專家評選已入選競賽第二輪名單。
近年來，輕量級密碼算法逐漸成為研究熱點[7]，如HIGHT[8]、PRESENT[9]、PICCOLO[10]、LED[11]、LBlock[12]和Zorro[13]等。作為一款國產輕量級密碼算法，ANT系列分組密碼算法具有抗側信道攻擊、適合bit-slice多路并行實現等優勢[6]，具有一定的研究價值及應用前景。
為了適應第五代移動通信、物聯網等高新技術對密碼算法高速實現的需求[14]，本文采用流水線結構，對ANT算法進行高速、高數據吞吐率的硬件設計實現。
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作者信息：
王建新，劉芮安，肖超恩，張 磊
(北京電子科技學院 電子與通信工程系，北京100070)
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