XILINX在Transceiver用戶手冊里提出了對模擬電源的文波噪聲要求：10mV p-p  10kHz~80Mhz。大多數(shù)客戶一看到該指標要求的第一反應是——我做不到，XILINX的Transceiver不好，對電源要求太嚴了!

事實是這樣的嗎？不是。XILINX在其用戶手冊里給出該指標，是為了方便客戶作電源設計。因為，有數(shù)據(jù)可以參考了。很多其他供應商沒有給出該指標要求，不等于沒有要求。他們往往是通過應用筆記等其他形式規(guī)定具體的濾波網(wǎng)絡來達到他們的要求，這樣反而減小了客戶的應用靈活性，往往是不可能嚴格實現(xiàn)的。因為客戶的器件庫不見得有供應商推薦的器件。

隨著Transceiver的工作速率越來越高，通道數(shù)越來越多，需要的電源電流越來越大。原來的LDO+LC濾波網(wǎng)絡架構受到挑戰(zhàn)，電源效率太低，散熱是大問題。因此，在實際的應用中不得不考慮用DC/DC給Transceiver供電，選擇怎樣的DC/DC？沒有技術指標，看來是不可接受的了。

XILINX給出10mV p-p  10kHz~80Mhz的指標是有依據(jù)的，可實現(xiàn)的。XILINX最早在UG366里給出該指標時做過電源噪聲到輸出Jitter的傳遞函數(shù)測試，結果如圖1：

圖1 電源文波噪聲到輸出Jitter的傳遞函數(shù)曲線

可見，隨著頻率的升高，每毫伏產(chǎn)生的輸出Jitter增加。在10MHz時的靈敏度大約是1.5pS/mV。我們再來看看Tranceiver對哪個頻點的Jitter最敏感？能容忍多少Jitter惡化？根據(jù)GTX的特性報告RPT120， 10MHz的Jitter對CDR的性能惡化最敏感（圖2）。根據(jù)GTX的特性報告RPT120，可以接受約0.1UI（16pS @6.5Gbps）的Jitter惡化（圖3）。此時，對CDR的性能只有微弱影響。

圖2.在不同頻點注入0.4UI的Jitter的CDR 抖動容忍度曲線

圖3. 在10MHz頻點注入不同Jitter的CDR 抖動容忍度曲線

但是，對于電源測試來說，10mV p-p  10kHz~80Mhz的指標確實是挑戰(zhàn)。很多儀表（示波器）的本底噪聲可能已經(jīng)接近5mV，如果探頭系統(tǒng)不用細同軸線加DC Block的辦法，從探頭引入的噪聲可能已經(jīng)超過了10mV p-p。因此，需要選用本底噪聲低的示波器，最好有可調(diào)頻點的濾波器，只測10kHz~80Mhz頻率段。將示波器的垂直分辨率調(diào)到5mV/格，水平方向設成100uS/格，作長余輝測試（見圖4）。量其最大峰峰值，要求不超過10mV。如果發(fā)現(xiàn)最大峰峰值有少量超過10mV，我們可以用頻譜儀作一個附加測試，看看主要的噪聲頻譜在什么地方（見圖5）？如果不在敏感頻率上（比如10MHz），而是在低頻段（比如1MHz以下），對系統(tǒng)的性能就不會有較大的影響。可以不處理，因為在低頻段對電源濾波作處理的代價很大。比如，需要換用LDO，增加系統(tǒng)散熱負擔。

圖4 長余輝法測試電源噪聲

圖5 頻譜儀法測試電源噪聲譜

從最近幾年的工程實踐來看，即使是沒有使用單獨的DC/DC模塊給SERDES供電，也沒有引起SERDES問題。即使測量發(fā)現(xiàn)問題，也都是測量本身未按正確方法測引入的問題。因此，XILINX給出的電源文波噪聲的要求是科學的、合理的可以實現(xiàn)和驗證的。