全球領(lǐng)先的半導(dǎo)體設(shè)計、驗證和制造軟件、硬件及知識產(chǎn)權(quán)（IP）供應(yīng)商新思科技公司（NASDAQ: SNPS），今天宣布推出其Synphony HLS (High Level Synthesis)解決方案。該解決方案集成了M語言和基于模型的綜合法，與傳統(tǒng)RTL流程相比，能夠為通信和多媒體應(yīng)用提供高達(dá)10倍速的更高的設(shè)計和驗證能力。Synphony HLS為ASIC 和 FPGA的應(yīng)用、架構(gòu)和快速原型生成最優(yōu)化的RTL。此外，通過在虛擬平臺中為系統(tǒng)驗證和早期軟件開發(fā)生成C模型，Synphony HLS補(bǔ)充了基于C/C++的程序流。Synphony HLS與Synopsys的綜合工具DC、Synplify Premier、Confirma、VCS、System Studio和Innovator產(chǎn)品一起，提供了從算法到最終芯片的最完整的原型、實施和驗證流程。 

Synphony HLS解決方案通過以下優(yōu)點提供了比傳統(tǒng)方式明顯更高的效率： 

· 從M語言到優(yōu)化RTL的自動流程 

· 針對ASIC和FPGA的架構(gòu)優(yōu)化生成RTL代碼 

· 用于早期算法驗證的快速原型方法 

· 生成C模型用于早期軟件開發(fā)和快速系統(tǒng)驗證 

· 包括原型和ASIC應(yīng)用在內(nèi)的多個流程的統(tǒng)一驗證 

 “Synphony HLS解決方案將顯著地改變FPGA和ASIC在系統(tǒng)驗證和嵌入式軟件開發(fā)中的應(yīng)用方式。” Toyon研究公司的算法開發(fā)師Richard Cagley博士說：“傳統(tǒng)的HLS方法繼續(xù)承擔(dān)著重要的硬件工程資源，將我的算法翻譯成RTL，在FPGA和ASIC芯片上進(jìn)行運(yùn)行。Synphony HLS使我能夠用MATLAB進(jìn)行高層級仿真和產(chǎn)品編碼，這意味著我現(xiàn)在僅用幾小時或幾天的時間就能夠直接從仿真到達(dá)硬件，而不用數(shù)月或數(shù)年的時間。這對基于我們算法的生產(chǎn)力、生產(chǎn)進(jìn)度和產(chǎn)品質(zhì)量有廣泛的影響。” 

從M語言和高級IP到優(yōu)化RTL的自動流程 

由于Mathworks的MATLAB環(huán)境能夠在極高的抽象層級上進(jìn)行簡潔地行為表達(dá)，現(xiàn)已被廣泛地用于算法探索和設(shè)計。在這種環(huán)境下開發(fā)的M語言模型通常在RT 層級 (RTL)下被進(jìn)行重新編碼和重新驗證，有些情況下用C/C++進(jìn)行實施和驗證。與效率低下和容易出錯的人工重新編碼流程不同，Synphony HLS直接從高層次的M語言編碼和Synphony HLS — 優(yōu)化的IP模型庫中創(chuàng)建可執(zhí)行的RTL和C模型。通過采用獨(dú)特的約束驅(qū)動的定點傳播功能，設(shè)計師們可以快速和直觀地從高層次浮點M碼的可綜合子集中獲得定點模型。然后Synphony HLS引擎將合成已從架構(gòu)上進(jìn)行了優(yōu)化的RTL，以滿足面積、速度和功耗目標(biāo)。Synphony HLS允許設(shè)計師們能夠保留他們喜歡的算法建模語言，無需重新編碼和重新驗證模型，從而確保了早期的系統(tǒng)級別的驗證和核查。 

來自單一模型的高層次綜合 

Synphony HLS引擎能夠為ASIC、FPGA、快速原型或虛擬平臺綜合優(yōu)化的架構(gòu)，同時通過各級別的實施流程保持驗證的連貫性。考慮到用戶指定的目標(biāo)和架構(gòu)限制，通過在語言和模型邊界（包括M語言和IP模塊）以及整個設(shè)計層次上應(yīng)用排線、編制和約束優(yōu)化，HLS引擎能夠在多層級上進(jìn)行自動優(yōu)化。 

Synphony HLS用于ASIC設(shè)計 

Synphony HLS具備新的先進(jìn)的時序評估功能，在給定的ASIC技術(shù)下，能夠自動地利用Design Compiler獲取自動排線和快速時序收斂過程中所需的精確信息。 

Synphony HLS用于FPGA設(shè)計 

Synphony HLS還可為廣泛的FPGA產(chǎn)品系列（Actel, Altera, Lattice, 和Xilinx）提供先進(jìn)的時序和特定器件優(yōu)化。這包括在當(dāng)今FPGA器件中，硬件乘法器、存儲器、移位寄存器和其他高級硬件資源的優(yōu)化映射。 

Synphony HLS用于快速原型 

利用Synphony HLS和Synopsys技術(shù)領(lǐng)先的Confirma快速原型解決方案，設(shè)計團(tuán)隊能夠快速地將他們的設(shè)計在流片前搭建出原型，并在設(shè)計周期的更早期開始高性能算法驗證和軟件開發(fā)。 

用于更早期軟件開發(fā)和更快系統(tǒng)驗證的C-Output 

通過將C模型創(chuàng)建成開發(fā)流程中的自然副產(chǎn)品，Synphony HLS補(bǔ)充了C/C++實施、驗證和嵌入式軟件開發(fā)流程。Synphony HLS生成定點ANSI-C模型，可用于各種系統(tǒng)仿真環(huán)境和虛擬平臺，包括Synopsys的Innovator、System Studio、VCS 和 SystemC 流程。從而Synphony HLS確保了在設(shè)計周期的更早期開始基于C的核查和驗證。 

 “迄今為止，還沒有一種能夠在抽象層級上自動獲取連貫驗證流程的方法，也沒有用非常流行的M語言實現(xiàn)的具備優(yōu)化輸出的實現(xiàn)流程。”Synopsys 副總裁兼Synplicity 事業(yè)部總經(jīng)理，Gary Meyers說：“有了Synphony HLS，我們能夠為系統(tǒng)和軟件驗證提供一種比競爭對手更快和更可靠的方法。結(jié)合Synopsys技術(shù)領(lǐng)先的系統(tǒng)原型和硬件輔助驗證解決方案，設(shè)計團(tuán)隊們能夠更加經(jīng)濟(jì)和更加可靠地設(shè)計和驗證他們復(fù)雜的芯片和軟件。” 

封裝和供貨 

Synphony HLS包括M-synthesis技術(shù)、C-model生成器、Synphony HLS高層次IP模型庫和用于ASIC和FPGA的Synphony HLS引擎。Synphony HLS現(xiàn)在限量提供，年底時可全面上市。如需獲得更多信息，請登陸網(wǎng)站www.synopsys.com/Tools/SLD/AlgorithmicSynthesis或者聯(lián)系您本地的Synopsys銷售代表。 

關(guān)于Synopsys 

Synopsys有限公司（納斯達(dá)克股票代碼：SNPS）是全球電子設(shè)計自動化（EDA）行業(yè)的領(lǐng)導(dǎo)者，為全球電子市場提供用于半導(dǎo)體設(shè)計和制造的軟件、知識產(chǎn)權(quán)（IP）和服務(wù)。Synopsys的全面解決方案將其在實施、驗證、IP、制造和現(xiàn)場可編程門陣列（FPGA）等方面的產(chǎn)品組合集于一體，幫助設(shè)計師和制造商解決了當(dāng)前面對的各種關(guān)鍵挑戰(zhàn)，如功率消耗、良率管理、軟件到芯片（software-to-silicon）驗證以及實現(xiàn)時間。這些技術(shù)領(lǐng)先的解決方案幫助Synopsys的客戶建立了一個競爭優(yōu)勢，既可以將最好的產(chǎn)品快速地帶入市場，同時降低成本和進(jìn)度風(fēng)險。Synopsys的總部位于加利福尼亞州的Mountain View，并且在北美、歐洲、日本、亞洲和印度擁有60多家辦事處。如需獲得更多信息，請登陸http://www.synopsys.com。 

根據(jù)1933年證券法27A條和1934年證券法21E條的規(guī)定，本新聞稿含有一些前瞻性的表述，其中包括Synopsys對于Synphony HLS解決方案的優(yōu)點和可用性預(yù)期。這些表述是基于我們當(dāng)前的預(yù)期和看法。由于風(fēng)險和不確定性因素的存在，實際結(jié)果可能與這些表述大不相同，這包括但不僅限于工程困難、完成該解決方案的商業(yè)發(fā)行過程中不可預(yù)見的困難以及Synopsys于2009年7月31日結(jié)束的財政年度的季度報告表10-Q標(biāo)題為“風(fēng)險因素”部分所指出的困難。這篇新聞稿中的表述是基于新聞稿發(fā)布之日止Synopsys所獲得的信息。在任何情況下，Synopsys都沒有義務(wù)公開修改或更新任何前瞻性表述